Variable's Initial Value VHDL

[Samer A. (Firma: Personal) (thedestroyer)]

Hallo Leute :),

eine kleine Frage habe ich. Wenn man einen Initialen Wert für eine 
Variable angibt, kann das Sythesisiert werden? oder ist das nur für 
Simulationen?

Beispiel:

architecture Behavioral of LCDDriver is
  CONSTANT SEC: INTEGER := 50000000;
  SIGNAL MYBIT: STD_LOGIC_VECTOR := '1';
begin
  process(clk)
      variable MYVEC: STD_LOGIC_VECTOR(7 downto 0) := (others => '1');
  begin
      --irgendwas
  end process;
end Behavioral;

Werden die Variablen SEC und MYBIT die Werte 50000000 und 1 haben, wenn 
mein FPGA bootet? und wird die Variable MYVEC den Wert "11111111" haben 
jedesmal wenn den process aufgerufen wurde?

Danke :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Samer Afach schrieb:
> Wenn man einen Initialen Wert für eine Variable angibt, kann das
> Sythesisiert werden?
Ja, aber:
> wird die Variable MYVEC den Wert "11111111" haben
> jedesmal wenn den process aufgerufen wurde?
Nein. Diesen Wert hat sie nur 1x, nach dem "Booten".
Denn sonst würde das ja bedeuten, dass eine Variable nicht speichernd 
sein darf!

Aber was passiert denn hier:

  process(clk)
      variable MYVEC: STD_LOGIC_VECTOR(7 downto 0) := (others => '1');
  begin
      irgendein_signal <= variable; -- lesend zugreifen
      -- oder      
      if (variable="10101010") then ... -- auch hier lesender Zugriff
      -- oder      
      variable := variable-1; -- wieder ein lesender Zugriff...
       
      variable := neuer_wert; -- schreibender Zugriff.  
  end process;

Hier muss die Variable speichernd sein, weil zuerst lesend darauf 
zugegriffen wird!

Wenn du die Variable jedesmal mit diesem Wert belegen willst, dann 
mußt du die erste Operation mit der Variablen schreibend machen:

  process(clk)
      variable MYVEC: STD_LOGIC_VECTOR(7 downto 0) := (others => '1');
  begin
      variable := (others => '1'); -- schreibender Zugriff.  
      
      -- dann erst lesend zugreifen
      irgendein_signal <= variable;

      if (variable="10101010") then ... 

      variable := variable-1;
  end process;

[Samer A. (Firma: Personal) (thedestroyer)]

Vielen Dank!!! Verstanden :D

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ein kleiner Nachtrag noch: Manche Leute nehmen sogar Variablen für 
Zähler, dann darf die Variable auf keinen Fall jedesmal neu 
initialisiert werden. sie muss speichernd sein:

  process(clk)
      variable myvar : interger := 500;
  begin
      if rising_edge(clk) then
        if (myvar<1000) then  
           myvar := myvar+1;
        else
           myvar := 0;
        end if;
  end process;

[Samer A. (Firma: Personal) (thedestroyer)]

Danke für die Information! Ich kann nur sagen, dass die alten Bücher 
sind wirklich anders. Die alten Bücher von VHDL ( <= 2004 ), bestehen, 
dass die Initiale Werte nur für Simulationen sind.

Danke wieder :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Samer Afach schrieb:
> Die alten Bücher von VHDL ( <= 2004 ), bestehen,
> dass die Initiale Werte nur für Simulationen sind.
Das war für damals käufliche Synthesizer auch korrekt. Aber die "lernen" 
ja auch dazu...

Zwischendurch gab es eine Phase, wo kostenlose Tools die Initialisierung 
nicht konnten, die kostenpflichtigen Varianten aber schon.