Hallo liebe Leute, ich habe hier ein Design in dem ein paar (mäßig) schnelle Bussysteme vorkommen. Konkret: DDR2 @ 150MHz, SPI @ 50MHz, SDIO @ 50MHz, RMII @ 50MHz Dabei frage ich mich bei welchen Bussen ich welche Reglen beachten muss, vor allem wann ich Längen (bzw. Laufzeiten) anpassen muss und mit welcher Toleranz. Kann mir jemand gute Literatur (gern auch ANs) empfehlen? Viele Grüße, Thomas.
DDR bei 150 MHz hat laut Application notes so um die +/- 1mm für differentielel Paare (Takt) bzw. innerhalb eine Byte lane. Die Byte lanes gegeneinander dürfen bis zu 10mm Differenz haben. Allerdings sind diese Zahlen recht konservativ, das Doppelte geht problemlos. DDR2 sollte bei dem Takt praktisch identisch sein. Die 50 MHz Geschichten sind deutlich entspannter, 10mm kann man sich da locker leisten, ggf. auch deutlich mehr. Einfach mal nachdenken. Die Laufzeit auf Leiterplatten liegt bei 15-20cm/ns. MfG Falk
Hallo Falk, vielen Dank schonmal soweit. Aber wo kommen diese Zahlen her? Ist es wirklich notwendig, z.B. bei den 50MHz Sachen, auf 0,136ns (+/-10mm @ er=4,2) anzupassen wenn die ganze Taktperiode 20ns ist? Das ist ja wesentlich weniger als die Anspiegszeit (z.B. 3ns bei meinem SDIO). Und Grundsätzlich: Macht es überhaupt Sinn eine Längenanpassung zu machen wenn der Takt nicht in die selbe Richtung geht wie die Daten (das ist ja bei SPI, RMII und SDIO in Gegensatz zu DDR2 so)? Viele Grüße, Thomas
@ Thomas W. (thomas_w) >Aber wo kommen diese Zahlen her? Die 1mm aus den diversen Application Notes. >Ist es wirklich notwendig, z.B. bei den >50MHz Sachen, auf 0,136ns (+/-10mm @ er=4,2) anzupassen wenn die ganze >Taktperiode 20ns ist? Nein. Der Nebensatz ist hier der Hauptsatz "10mm kann man sich da locker leisten, -------- ggf. auch deutlich mehr." --------- Viel wichtiger ist es, Stichleitungen kurz zu halten, siehe Wellenwiderstand. >Und Grundsätzlich: Macht es überhaupt Sinn eine Längenanpassung zu >machen wenn der Takt nicht in die selbe Richtung geht wie die Daten Kommt drauf an. Meistens nicht. MfG Falk
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