Testbench mit Störungen

Random Gast 28.09.2011 22:20 #2363152

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Hallo,
ich würde gerne eine Testbench in Verilog schreiben, bei der die Pegel 
(0 und 1) durch Zufallsfehlern (0 und 1) überlagert werden. Leider komme 
ich mit der sequentiellen Methode nicht weiter. Hat evtl. jemand einen 
Vorschlag?

Gruss

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Lothar M. (lkmiller) Moderator (Firma: Titel) 29.09.2011 07:12 #2363313

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Random schrieb:
> Hat evtl. jemand einen Vorschlag?
Zeig doch mal deinen Quellcode, und sag, wo es bei DIR klemmt.

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