Forum: FPGA, VHDL & Co. Testbench mit Störungen


Testbench mit Störungen
von Random (Gast)

Lesenswert?
• ▲
▼ 
Hallo,
ich würde gerne eine Testbench in Verilog schreiben, bei der die Pegel 
(0 und 1) durch Zufallsfehlern (0 und 1) überlagert werden. Leider komme 
ich mit der sequentiellen Methode nicht weiter. Hat evtl. jemand einen 
Vorschlag?

Gruss

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Testbench mit Störungen
von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite

Lesenswert?
• ▲
▼ 
Random schrieb:
> Hat evtl. jemand einen Vorschlag?
Zeig doch mal deinen Quellcode, und sag, wo es bei DIR klemmt.

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Thread beobachten | Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.