Simulation mit Modelsim TESTBENCh wie war das nochmal?

Oliver R. OP #2367119
Lesenswert?
• ▲
▼ 
Hallo,

Ich bin seit Längerem wieder mal dabei in VHDL reinzukommen.

Ich wollte nur 4 Taster einlesen und wenn ein Taster gedrückt ist soll 
die jeweilige LED leuchten.

Das heißt ich habe dort einen ungetakteten Prozess !
jetzt wollte ich das ganze in Modelsim testen
und habe dazu eine Testbench geschrieben leider läuft das nicht.
Habe ich bei dem Entwurf von Modul bzw. Testbench grundlegend einen 
Fehler gemacht?
Angehängte Dateien:
Antwort Zitieren Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Beitrag melden
Oliver R. OP #2367144
Lesenswert?
• ▲
▼ 
Ok jetzt hab ich's hinbekommen.

Ich konnte mit Modelsim nicht ordentlich umgehen!

Dabei muss die testbench im selben Verzeichnis wie das zu testende Modul 
sein.

dann geht man auf Simulate/Runtime Options
und stellt dort die gewünschte Simulationszeit ein.

Dann geht man auf /Simulate/Start Simulation
und wählt dort im "work" dir die testbench aus!

dann kann man im object window die Signale über
rechte Maustaste/Add/To Wave/Signals in Region (z.B.)
der Waveform hinzufügen!

dann gibt man unten in der Konsole einfach "run" ein.
Et Voilà die Signalformen erscheinen!
Antwort Zitieren Bearbeiten Löschen Beitrag melden
Duke Scarring Gast #2371511
Lesenswert?
• ▲
▼ 
Oliver R. schrieb:
> dann geht man auf Simulate/Runtime Options

Oder gleich alles mit der Kommandozeile:
1
~/test$ vlib work

2
~/test$ vcom io_test.vhd

3
Model Technology ModelSim PE vcom 10.1 Beta 1 Compiler 2011.08 Aug 22 2011

4
-- Loading package STANDARD

5
-- Loading package TEXTIO

6
-- Loading package std_logic_1164

7
-- Loading package NUMERIC_STD

8
-- Compiling entity IO_TEST

9
-- Compiling architecture VERHALTEN of IO_TEST

10
~/test$ vcom io_test_tb.vhd

11
Model Technology ModelSim PE vcom 10.1 Beta 1 Compiler 2011.08 Aug 22 2011

12
-- Loading package STANDARD

13
-- Loading package TEXTIO

14
-- Loading package std_logic_1164

15
-- Loading package NUMERIC_STD

16
-- Compiling entity IO_TEST_TB

17
-- Compiling architecture VERHALTEN of IO_TEST_TB

18
~/test$ vsim -gui io_test_tb

19


20
# Loading std.standard

21
# Loading std.textio(body)

22
# Loading ieee.std_logic_1164(body)

23
# Loading ieee.numeric_std(body)

24
# Loading work.io_test_tb(verhalten)

25
# Loading work.io_test(verhalten)

26
#  

27
add wave *

28
run 500 ns


Duke
Antwort Zitieren Bearbeiten Löschen Beitrag melden
Thread beobachten

Antwort schreiben

Bitte melde dich an, um einen Beitrag zu schreiben.

Bestehender Account

oder

Mit Google-Account einloggen

Noch kein Account?

Die Registrierung ist kostenlos und dauert nur eine Minute.

Jetzt registrieren