Hallo zusammen,
ich habe zu folgender Beispiel Entity:
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 |
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4 | entity even_detector is
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5 | port ( a : in std_logic_vector ( 2 downto 0);
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6 | even : out std_logic
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7 | );
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8 | end even_detector;
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zwei verschiedene architekturen:
1 | architecture sop_arch of even_detector is
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2 | signal p1, p2, p3, p4 : std_logic;
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3 | begin
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4 | even <= (p1 or p2) or (p3 or p4);
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5 | p1 <= (not a(2)) and (not a(1)) and (not a(0));
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6 | p2 <= (not a(2)) and a(1) and a(0);
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7 | p3 <= a(2) and (not a(1)) and a(0);
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8 | p4 <= a(2) and a(1) and (not a(0));
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9 | end sop_arch;
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und
1 | architecture xor_arch of even_detector is
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2 |
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3 | begin
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4 | even <= not(a(2) xor a(1) xor a(0));
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5 | end xor_arch;
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Wie kann ich in VHDL eine der beiden Architekturen für die Synthese
auswählen, ohne zusätzlich eine TOP Entity/Architecture mit
Komponenteninstanzierung erstellen zu müssen.
Geht das überhaupt ?
Liebe Grüsse
Jeanette