Fehler ist Testbench

[Andi (loopy83)]

Hallo zusammen,

ich versuche gerade für meinen 8bit Deserializer eine Testbench zu 
schreiben, um die Funktion zu überprüfen.

Bisher habe ich noch nicht viel mit Simulation zu tun gehabt, habe immer 
eher mit Chipsscope direkt in der Hardware gearbeitet/getestet.
Nun wollte ich mir mit diesem einfachen Beispiel die Grundlagen 
erarbeiten.

Ich denke die vhd Datei sollte in Ordnung sein, aber wo liegt der Fehler 
in der Testbench?
Kann dort vielleicht jemand einen Fehler entdecken bzw. lässt sich der 
Testbench unter Modelsim ausführen?

Ich arbeite unter einer Linuxumgebung, die mir noch etwas befremdlich 
ist.
Bei dem Befehl run -all bleibt er irgendwie hängen bzw. verläuft sich 
ins Nirvana.
Es gibt make files und Befehle zum Ausführen von Modelsim. Da mir diese 
Umgebung noch nicht vertraut ist und der zuständige Laboringenieur nicht 
greifbar ist, wollte ich nun auf diesem Wege erfragen, ob prinzipiell 
der Testbench so laufen könnte.

Vielen Dank,
Andreas

[Duke Scarring (Gast)]

Irgendwie verhängt sich Deine Testbench in den loops.
Ich hab das Ganze mel etwas vereinfacht.

$ vlib work
$ vcom deseri.vhd
Model Technology ModelSim PE vcom 10.1 Beta 2 Compiler 2011.10 Oct  1 2011
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Compiling entity deseri
-- Compiling architecture rtl of deseri
$ vcom tb_deseri.vhd
Model Technology ModelSim PE vcom 10.1 Beta 2 Compiler 2011.10 Oct  1 2011
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Compiling entity sim_dut
-- Compiling architecture tb of sim_dut
$ vsim -gui sim_dut
VISM 1> add wave *
VSIM 2> run -all

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Duke Scarring schrieb:
> Irgendwie verhängt sich Deine Testbench in den loops.
Aber gleich so, dass der ISIM das ganze System lahmlegt. Da war erst mal 
ein Reboot fällig.... :-o


Andreas B. schrieb:
> Bei dem Befehl run -all bleibt er irgendwie hängen bzw. verläuft sich
> ins Nirvana.
Lass mal das ganze Gebastel mit deiner Ende-Abfrage der Simulationszeit 
weg, und probiers so:

begin -- architecture --

DUT : deseri 
port map ( ... );

  clock_in <= not(clock_in) after clock_period/2;
  data_in <= not(data_in) after data_period/2;
  reset_n_in <= '1' after reset_time;

check_simzeit : process          
begin  
  wait for SimZeit;
  assert false report "Simulation durch" severity failure;
end process;

end tb; -- architecture --

BTW:
> der Testbench
DIE Testbench

[Andi (loopy83)]

Hallo und vielen Dank!

Da habe ich wohl wieder alles verkompliziert.

Andreas