VHDL und die Operatoren <, >, <=, >=

D. I. schrieb:
> Funktioniert tadellos ....
Sorry, ich hab mich unsauber ausgedrückt. Ich meinte ob die Wahl des 
Operators Auswirkungen auf die maximale Geschwindigkeit des 
synthetisierten Codes auf dem FPGA zur Folge hat.

Heinrich H. schrieb:
> Ich meinte ob die Wahl des
> Operators Auswirkungen auf die maximale Geschwindigkeit des
> synthetisierten Codes auf dem FPGA zur Folge hat.

Mit der Compiler hat das in erster Linie nichts zu tun.
Ein vergleich auf keiner oder größer benötigt kompliziertere Gleichungen 
als eine Test auf Gleichheit.
Ob das Auswirkungen auf die Performance hat, hängt von der Breite der zu 
vergleichenden Operanden ab und vom Baustein ab, bei größeren Breiten 
sicher.
Bei FPGAs ist das ganze weniger spürbar, bei klassischen CPLD's kann es 
einen großen Unterschied machen.

D. I. schrieb:
> Heinrich H. schrieb:
>> D. I. schrieb:
>>> Funktioniert tadellos ....
>> Sorry, ich hab mich unsauber ausgedrückt. Ich meinte ob die Wahl des
>> Operators Auswirkungen auf die maximale Geschwindigkeit des
>> synthetisierten Codes auf dem FPGA zur Folge hat.
>
> Im Vergleich zu was?

Im Vergleich zu dem Vergleich auf '!=' oder '='.

D. I. schrieb:
> Und was machst du wenn du auf < prüfen willst?

'<' versuche ich mit '!=' zu ersetzen. Bei Zählern ist das im 
Allgemeinen kein Problem.

Heinrich H. schrieb:
> ob die Wahl des
> Operators Auswirkungen auf die maximale Geschwindigkeit des
> synthetisierten Codes auf dem FPGA zur Folge hat.
Ja, klar, hat sie. Denn wenn du schreibst
 if (i=100) then
oder
 if (i>=100) then
dann ist da durchaus ein Unterschied.

anony schrieb:
>> '<='
> Das ist eine Zuweisung! Wie will man die anders ausdrücken?
Das ist je nach Kontext auch mal ein "kleiner gleich"...  :-/

Lothar Miller schrieb:

> anony schrieb:
>>> '<='
>> Das ist eine Zuweisung! Wie will man die anders ausdrücken?
> Das ist je nach Kontext auch mal ein "kleiner gleich"...  :-/
Danke.

Nochmal zurück zur Frage:
Wenn du eine Abfrage z.B. für einen Zählerreset auf "gleich" oder aber 
auf "größer gleich" machst, dann macht das keinen Unterschied...

Wenn du aber einen x-beliebigen Wert auf "gleich" oder größer gleich" 
vergleichst, dann ist das durchaus ein (auch funktionaler) Unterschied.

Lothar Miller schrieb:
> Nochmal zurück zur Frage:
> Wenn du eine Abfrage z.B. für einen Zählerreset auf "gleich" oder aber
> auf "größer gleich" machst, dann macht das keinen Unterschied...
... funktional macht es keinen Unterschied. Aber setzt es meine maximale 
Geschwindigkeit des synthetisierten Codes auf dem FPGA herab, weil 
"gleich" und "größer gleich" zu unterschiedlicher HW synthetisiert 
werden?

Heinrich H. schrieb:
> Aber setzt es meine maximale
> Geschwindigkeit des synthetisierten Codes auf dem FPGA herab,
Höchstwahrscheinlich

> weil "gleich" und "größer gleich" zu unterschiedlicher HW synthetisiert
> werden?

Ja

Dann merke ich mir:
Wenn es funktional nichts verändert auf '=' oder '!=" abfragen.

Heinrich H. schrieb:
> Dann merke ich mir:
> Wenn es funktional nichts verändert auf '=' oder '!=" abfragen.
Ich habe schon ein paar Versuche gemacht und herausgefunden, dass es 
offenbar ganz einfach am Vergleichswert liegt, ob "=" oder "<=" besser 
optimiert werden kann. Es kann sich also durchaus lohnen, bei einem 
kritischen Design mal die "andere" Variante auszuprobieren. Aber auch 
meine Defualteinstellung ist "=" und "/=".

Lothar Miller schrieb:
> Ich habe schon ein paar Versuche gemacht und herausgefunden, dass es
> offenbar ganz einfach am Vergleichswert liegt, ob "=" oder "<=" besser
> optimiert werden kann.

... das überrascht mich.

...außerdem kann es sich lohnen (wenn man andere als = oder != 
Vergleiche braucht) mal in die synthetisierte Logik reinzuschauen, 
wieviele Stufen die resultierende Logik hat. Wenn man es sich vom Design 
her leisten kann (Latency), können ein paar Pipeline-Register die 
Systemfrequenz wesentlich beschleunigen.