Fehler im ModelSim?

[Spartaner (Gast)]

Hi,

wenn ich nach der Tabelle hier gehe:

http://www.vhdl-online.de/tutorial/englisch/t_74.htm

sollte eigentlich ein std_logic_signal mit "Don't care" getrieben auf 
"Don't care" als Erbegnis 'Unknown' sein.

In ModelSim bleibt es jedoch ein "Don't Care"

Wer von beiden hat jetzt Recht?


Gruß vom Spartaner

[Klaus F. (kfalser)]

Spartaner schrieb:
> In ModelSim bleibt es jedoch ein "Don't Care"

Mit welcher Testbench?

[Spartaner (Gast)]

architecture Behavioral of care_tester is

  type BusTestType is record
    ACK     : std_logic;
  end record BusTestType;

  signal a : BusTestType;

begin

Care_One : process
begin
 a.ACK <= '-';
 wait;
end process Care_One;


Care_Two : process
begin
 a.ACK <= '-';
 wait;
end process Care_Two;

end Behavioral;

So funktioniert es, aber wenn die Signale aus 2 Instanzen kommen, geht 
irgendwas schief.

Fall für den ModelSim suport.

[Klaus Falser (Gast)]

Spartaner schrieb:
> So funktioniert es, aber wenn die Signale aus 2 Instanzen kommen, geht
> irgendwas schief.

Wieso zeigts Du nicht den Fall, wo es anscheinend nicht klappt?