Fehler im ModelSim?

Spartaner Gast #2422568
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Hi,

wenn ich nach der Tabelle hier gehe:

http://www.vhdl-online.de/tutorial/englisch/t_74.htm

sollte eigentlich ein std_logic_signal mit "Don't care" getrieben auf 
"Don't care" als Erbegnis 'Unknown' sein.

In ModelSim bleibt es jedoch ein "Don't Care"

Wer von beiden hat jetzt Recht?


Gruß vom Spartaner
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Spartaner Gast #2422758
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architecture Behavioral of care_tester is

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  type BusTestType is record

4
    ACK     : std_logic;

5
  end record BusTestType;

6


7
  signal a : BusTestType;

8


9
begin

10


11
Care_One : process

12
begin

13
 a.ACK <= '-';

14
 wait;

15
end process Care_One;

16


17


18
Care_Two : process

19
begin

20
 a.ACK <= '-';

21
 wait;

22
end process Care_Two;

23


24
end Behavioral;



So funktioniert es, aber wenn die Signale aus 2 Instanzen kommen, geht 
irgendwas schief.

Fall für den ModelSim suport.
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