Hallo Forum,
ich habe folgendes Problem. Ich habe eine Aufgabe, auf einem MAX V CPLD
von Altera u.a. einen Multiplexer für I2S zu implementieren. Die entity
dazu sieht wie folgt aus:
1 | entity i2s_multiplexer
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2 | port
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3 | (
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4 | S: in std_logic_vector(1 downto 0); -- Select
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5 |
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6 | A_BIT_CLK: in std_logic; -- I2S bus A
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7 | A_LR_CLK: in std_logic;
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8 | A_SDATA: in std_logic;
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9 |
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10 | B_BIT_CLK: in std_logic; -- I2S bus A
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11 | B_LR_CLK: in std_logic;
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12 | B_SDATA: in std_logic;
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13 |
|
14 | C_BIT_CLK: in std_logic; -- I2S bus A
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15 | C_LR_CLK: in std_logic;
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16 | C_SDATA: in std_logic;
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17 |
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18 | Q_BIT_CLK: out std_logic; -- Output of the multiplexer
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19 | Q_LR_CLK: out std_logic;
|
20 | Q_SDATA: out std_logic
|
21 | );
|
22 | end entity;
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Die Signale A_*, B_*, C_* und Q_* sind direkt mit den Pins des CPLDs
verbunden. Der Multiplexer ist rein kombinatorisch implementiert.
Gibt es eine Möglichkeit, die Verzögerung der Signale z.B. A_* zu den
entsprechenden Signalen Q_* vorzugeben? Ich habe Angst, dass z.B.
A_BIT_CLK im Multiplexer zwar richtig durchgereicht wird, aber zu stark
verzögert wird im Vergleich zu A_LR_CLK und A_SDATA, so dass es Audio
Störungen geben wird. Kann man vielleicht in Quartus II dafür irgendwie
irgendwas einstellen? SDC, Timing Constraints?
Danke,
Alex
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