Multiplexer für I2S, gleiche Durchlaufverzögerung sicherstellen

alex Gast #2428691
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Hallo Forum,

ich habe folgendes Problem. Ich habe eine Aufgabe, auf einem MAX V CPLD 
von Altera u.a. einen Multiplexer für I2S zu implementieren. Die entity 
dazu sieht wie folgt aus:
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entity i2s_multiplexer

2
    port

3
    (

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        S: in std_logic_vector(1 downto 0);    -- Select

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        A_BIT_CLK: in std_logic;    -- I2S bus A

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        A_LR_CLK: in std_logic;

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        A_SDATA: in std_logic;

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        B_BIT_CLK: in std_logic;    -- I2S bus A

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        B_LR_CLK: in std_logic;

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        B_SDATA: in std_logic;

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        C_BIT_CLK: in std_logic;    -- I2S bus A

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        C_LR_CLK: in std_logic;

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        C_SDATA: in std_logic;

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        Q_BIT_CLK: out std_logic;    -- Output of the multiplexer

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        Q_LR_CLK: out std_logic;

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        Q_SDATA: out std_logic

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    );

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end entity;

Die Signale A_*, B_*, C_* und Q_* sind direkt mit den Pins des CPLDs 
verbunden. Der Multiplexer ist rein kombinatorisch implementiert.
Gibt es eine Möglichkeit, die Verzögerung der Signale z.B. A_* zu den 
entsprechenden Signalen Q_* vorzugeben? Ich habe Angst, dass z.B. 
A_BIT_CLK im Multiplexer zwar richtig durchgereicht wird, aber zu stark 
verzögert wird im Vergleich zu A_LR_CLK und A_SDATA, so dass es Audio 
Störungen geben wird. Kann man vielleicht in Quartus II dafür irgendwie 
irgendwas einstellen? SDC, Timing Constraints?

Danke,
Alex
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2428981
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alex schrieb:
> Ich habe Angst, dass z.B.
> A_BIT_CLK im Multiplexer zwar richtig durchgereicht wird aber zu stark
> verzögert wird im Vergleich zu A_LR_CLK und A_SDATA, so dass es Audio
> Störungen geben wird.
In einem CPLD hast du idR. definierte maximale Durchlaufzeiten. Und die 
sind einiges schneller, als du mit I2S (mit max. 6MBit/s) brauchen 
wirst...
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alex Gast #2429325
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Der TimeQuest Timing Analyser von Quartus II hat mir die Zeiten zwischen 
etwa 5 ns und 16 ns berechnet - im gesamten Temperaturbereich von -40° 
bis +125° C, wenn ich es richtig verstanden habe. Die maximale 
Durchlaufzeit ist so gesehen definiert, aber schwankt irgendwie um bis 
zu 11 ns :(
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2429357
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alex schrieb:
> Die maximale Durchlaufzeit ist so gesehen definiert,
> aber schwankt irgendwie um bis zu 11 ns :(
Allerdings hast du 3 Punkte auf deiner Seite:
1. ALLE Signale müssen durch einen jeweils GLEICHEN Multiplexer
   --> alle Mutliplexer werden abhängig von der Chiptemperatur um
       den selben Faktor schneller oder langsamer
2. Du bist auch mit 11ns Laufzeitunterschied weit im grünen Bereich
   --> 6MHz wären ja 166ns, da gehen die 11ns im Jitter unter
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