Was veraendert ein verrauschtes Signal am Eingang eines Chips

[zxcv (Gast)]

Hatte gerade in der Uni ein Arbeitsblatt zum Chipdesign. Der Assistent 
war nicht sooo fit und ich habe noch ein paar Fragen.

Es ging darum den Leistungsverbrauch des Chips zu ermitteln, einmal mit 
verrauschtem und einem mit nicht verrauschtem Eingangssignal.

Was ich rausfinden konnte, war das durch Rauschen in diesem Design mehr 
Leistung verbraucht wurde (Es war ein Regler implementiert welcher dann 
mehr korrigieren und somit mehr schalten musste).

Die Frage war dann noch ob das Zeitverhalten und die benoetigte 
Chipflaeche veraendert wird. In diesem Design war das meiner Meinung 
nach nicht der Fall.
Aber gibt es nicht Faelle in denen das so ist?
timing wird durch Rauschfehlerkorrektur beeinflusst???
Durch mehr spendierte Flaeche wird der Chip rauschunanfaelliger??? 
eigentlich Quatsch, was meint ihr?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

zxcv schrieb:
> Durch mehr spendierte Flaeche wird der Chip rauschunanfaelliger???
Woher kommt denn dieses Rauschen? Vom Chip selber? Von der Versorgung?
Oder ist das einfach ein Bestandteil des Eingangssignals?

[Karl Klugschiet (Gast)]

Man könnte mit: mehr Chipfläche -> mehr Kühlfläche -> weniger 
thermisches rauschen argumentieren. Mehr Chipfläche könnte aber auch 
mehr leckströme mehr verlustenergie -> mehr rauschen bedeuten.
Die Strukturbreite könnte aber auch die max. Corespannung mehr in 
Richtung Rauschpegel drücken, wäre also kleiner strukturen, kleiner 
Chips, gernigeres SNR, mehr rauschen.

Also ohne konkrete Angabe der technologie ist das nur 
Kaffeesatzdeuterei.

Google doch mal nach mixed signal low noise chipdesign.

MfG,

[Haro (Gast)]

ich glaube, hier geht es eher darum, dass die Stromaufnahme erhöht wird, 
weil im Moment des Durchschaltens länger im stromfressenden 
Umschaltpunkt verweilt wird.

[Karl Klugschiet (Gast)]

<ich glaube, hier geht es eher darum, dass die Stromaufnahme erhöht 
wird,
<weil im Moment des Durchschaltens länger im stromfressenden
<Umschaltpunkt verweilt wird.

Ist das nicht abhänigig von der Hysterese (Breite des verbotenen 
Bereichs) und der Schaltgeschwindigkeit?

Verweildauer im Umschaltpunkt sollte in einem getakten Design schnurz 
sein, da der Umschaltpunkt vom (Schalt- oder Sampling-) Takt bestimmt 
wird. Toggelt das Signal (Uber/resp Unterschreiten der Schaltschwelle) 
wegen Rauschen häufiger, wird natürlich mehr geschaltet und mehr 
Leistung umgesetzt. Aber das ist dann wie bereits erwähnt kein Bug 
sondern Feature.

MfG,

[Klaus (Gast)]

Karl Klugschiet schrieb:
> Karl Klugschiet (Gast)

Lern du erstmal richtig zitieren...

[Karl Klugschiet (Gast)]

Klaus (Gast) schrieb:
<Karl Klugschiet schrieb:
<> Karl Klugschiet (Gast)

<Lern du erstmal richtig zitieren...

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