Diagram korrekt?

BaldPrüfung Gast #2438957
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Hallo,

ich analyisiere als Vorbereitung gerade ein paar Schaltungen, komme auch 
ganz gut vorran, aber ich verstehe nicht ganz, warum das Diagram stimmen 
soll.

Der Baustein K2.1 arbeitet ja als Frequenzteiler, der die 
Eingangsfrequenz auf ein Zehntel herunter setzt. Demzufolge müsste das 
Diagram doch falsch sein oder kommt des nur daher, dass es ein Zähler 
ist, der halt bei ner 8 das vierte Bit auf High setzt, dann hab ich aber 
doch keine 10:1 Teilung mehr?

Gruß Robert
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Yalu X. Moderator #2439051
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BaldPrüfung schrieb:
> Der Baustein K2.1 arbeitet ja als Frequenzteiler, der die
> Eingangsfrequenz auf ein Zehntel herunter setzt.

Richtig.

> Demzufolge müsste das Diagram doch falsch sein

Wieso?

> oder kommt des nur daher, dass es ein Zähler ist, der halt bei ner 8
> das vierte Bit auf High setzt,

Genau das tut er. Bei 9 bleibt das Bit high, und bei 0 wird es wieder
zurückgesetzt.

> dann hab ich aber doch keine 10:1 Teilung mehr?

Doch. Der Ausgang bleibt für 8 Zyklen auf Low und geht dann für 2 Zyklen
auf High, dann wiederholt sich das Spiel aus Neue. Das Ergebnis ist ein
Rechtecksignal mit einer Periode von 8+2 Zyklen, d.h. 1/10 der Frequenz
und einem Tastverhältnis von 0,2.
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Guido C. #2439057
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Hallo Robert,

schau Dir einmal das folgende Datenblatt des DM74LS390 an.
http://www.datasheetcatalog.org/datasheets/70/375635_DS.pdf

Auf der zweiten Seite siehst Du die "BCD Count Sequence table". U_K2.1 
entspricht Q_D in der Tabelle.

Beachte auch die folgende Anmerkung unter der Tabelle:
"Note 1: Output QA is connected to input B for BCD count."

Mit freundlichen Grüßen
Guido
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