SDRAM auf DevKit unbeschaltet lassen?

[Sigi (Gast)]

Hi,

kann man SDRAM auf DevelopmentBoards unbeschaltet lassen
ohne sie zu beschädigen? Und falls ja, gibt es hier etwas
zu beachten?

(Die Frage bezieht sich auf Altera- und Xilinx-Boards).

Gruss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sigi schrieb:
> kann man SDRAM auf DevelopmentBoards unbeschaltet lassen
> ohne sie zu beschädigen?
Nein. Du mußt wenigstens die Enable- oder Chipselect-Signale auf 
inaktiven Pegel (üblicherweise '1') legen. Denn sonst kannst du auf 
einem Bus, an den z.B. mehrere RAMs/Flash/... und auch dein FPGA 
angeschlossen sind, ganz einfach eine dauerhafte Buskollision erzeucgen. 
Und das tut den Ausgangstreibern der beteiligten Bausteine natürlich 
nicht gut...

[Sigi (Gast)]

Hi,

an meinen Bus (bzw. zwei, je einer für DDR und für Flash)
ist nur ein Speicher (bzw. zwei parallelgesch. DDR-RAMs),
sollte also kein Buskonflikt auftreten? Denn dazu müsste
ja der FPGA gleichzeitig mit dem Speicher schreibend auf
die Datenleitungen zugreifen.

FPGA-Pins sind meines Wissens inaktiv.

Gruss

[Sigi (Gast)]

Edit:

... inaktiv: bezieht sich auf unbenutzte Pins und auf
Zustand während der Konfiguration!

[Uwe (Gast)]

Wenn die sich wärend der Konfiguration selber beschädigen würden wärs 
wohl nen Fehldesign. Also ist das Developmentboard wohl so gemacht das 
sie sich wärend der Konfiguration nicht beeinflussen (Pullups bzw. 
Pulldowns auf den entsprechenden Leitungen). Wenn du diese Signale nicht 
benutzt und auf Tristate (wie wärend der Konfiguration) hängen läßt 
(floaten) kann also nichts Passieren (bei einem funktionierenden 
Design).

[Sigi (Gast)]

Hi,

danke für Eure Tipps.

Ich habe alle Komponenten meines Boards nach genau
diesen Hinweisen untersucht, keine Probleme zu finden.
Ausserdem konzentrieren sich ja viele Demos für
Xilinx/Altera-Boards nur auf wenige Komponenten und
lassen alle anderen Komponenten unbeschaltet.

Gruss und Danke

[BB (Gast)]

die sind aber oft auch an keinem bus, sondern am FPGa direkt 
angeschlossen.

[Mike (Gast)]

> Wenn du diese Signale nicht benutzt und auf Tristate (wie wärend der
> Konfiguration) hängen läßt (floaten) kann also nichts Passieren (bei einem > 
funktionierenden Design).

Eingänge bei CMOS floaten zu lassen ist ganz ganz böse ;). Das kann zu 
erhöhter Stromaufnahme führen oder im schlimmsten Fall zu magischem 
Rauch.

Damit das nicht passiert schalten die FPGAs mit denen ich mich bisher 
beschäftigt habe vor und während der Konfiguration "weak pull-ups" auf 
alle unbenutzten Pins.

Was nach der Konfiguration mit unbenutzten Pins passiert ist 
normalerweise einstellbar (bei Quartus II z.B. scheint der Default "As 
output driving ground" zu sein).

[Uwe (Gast)]

Bei einem funktionierendem Design sind wohl schon Pullups bzw. Pulldown 
an den entsprechenden Pins und man muß nichts mehr machen. Man kann also 
seine Pins auf Tristate lassen. (Na gut dadurch floaten die Pins 
natürlich nicht da sie auf dem Board Pullup bzw. Pulldowns haben).
Das muß übrigens funktionieren da wärend der Konfig auch alle Pins 
Tristate sind.

[Mike (Gast)]

@Uwe

Du kannst ja mal in den Schaltplan eines Dev-Boards schauen, es gibt 
dort durchaus Pins an denen nichts angeschlossen wurde. Auch gibt es 
nirgends Hunderte von Pull-Ups bzw. -Downs. Die Hersteller der FPGAs 
haben das Problem schon vorhergesehen und entsprechend Vorkehrungen 
getroffen (eingebaute Pullups).

Altera sagt beispielsweise folgendes: "Cyclone II devices have weak 
pull-up resistors on the user I/O pins which are on before and during 
configuration."

Bei Xilinx gibt es einen Eingang ("HSWAP") über den man die Weak Pullups 
vor und während der Konfiguration aktivieren kann. Im Schaltplan des 
Spartan3A-Boards liegt er über 100 Ohm auf Masse und die Pullups sind 
aktiv.

Externe Pulldowns sind nur notwendig wenn H auf allen Pins in der 
restlichen Schaltung irgendwelche unerwünschten Reaktionen auslösen 
würde.