Hallo! Gibt es bei Xilinx eine Möglichkeit im ucf-File einem Signal mehrere Pins zuzuweisen? Wenn ich einfach net "IoIoCl_ScD<10>" LOC = "AD15"; net "IoIoCl_ScD<10>" LOC = "Y22" ; schreibe, dann wird immer nur die letzte Zuweisung durchgeführt. Danke!
Im VHDL Quelltext mit kombinatorischer Logik arbeiten.
1 | Output_A <= IoIoCl_ScD(10); |
2 | Output_B <= IoIoCl_ScD(10); |
dann in der UCF-Datei
1 | net "Output_A" LOC = "AD15"; |
2 | net "Output_B" LOC = "Y22" ; |
Sollte dann klappen.
Danke für die Info! Leider wollte ich das Problem gerade so nicht lösen. Aber wahrscheinlich ist das die einzige Möglichkeit, da sonst die ISE wahrscheinlich auch Probleme hätte Clock-to-Output-Contraints zu verstehen... Falls doch noch jemand eine Möglichkeit hätte das im ucf zu lösen wäre es sehr schön...
Martin Z. schrieb: > Gibt es bei Xilinx eine Möglichkeit im ucf-File einem Signal mehrere > Pins zuzuweisen? Dazu ist mir nichts bekannt. Ich verwende immer eine festes top.vhd mit allen Ports und dazu ein passendes .ucf Die eigentliche Logik wandert dann nochmal in ein Untermodul und kann so an verschiedene Boards angepasst werden, ohne jedes mal die Logik anzufassen. Duke
Duke Scarring schrieb: > Die eigentliche Logik wandert dann nochmal in ein Untermodul und kann so > > an verschiedene Boards angepasst werden, ohne jedes mal die Logik > > anzufassen. Die zielsicherste Arbeitsweise! So genau empfehle ich es auch mimer meinen Leuten. Logikdesign von Physik trennen.
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