Gast
#2469314
Ich verwende ein Design mit 3 Takten, die alle aus demselben OSC stammen. Konkret werden aus 100MHz input sowohl 25MHz, 75MHz und auch 150 MHz erzeugt. Bei der Vergabe der Setup-hold Constraints mit Xilinx ISE erkennt das tool aber nicht, dass einige inputs mit der 75er domain und andere mit der 25er abgetastet werden und schlägt als Bezugstakt die 100MHz - und damit 10ns - als setup/hold vor. Praktisch liegen die Daten aussen passend an, um korrekt verarbeitet werden zu können, daher ist es nicht nötigt, sie mit 10ns zu fixieren. Wie stellt man das ein? Reicht es, 40ns für die 25er Bereiche auf den Systemtakt (100 MHz) zu beziehen, oder muss ich die aus der DCM generierte CLK bneutzen? Diese wird nicht angeboten - muss ich das per Hand tun?