[F] schnelle Verbindung ARM9<->FPGA

Hi,

Zuerst ist natürlich immer die Frage interessant: Welche Bandbreite 
brauchst du überhaupt?

Dein favourisierter ARM9 besitzt ein externes Speicherinterface:

"External Bus Interface: 1" (hab ich von der atmel homepage)

Das ist ein paralleler Speicherbus. Wenn du den komplett am FPGA 
anschließt und du im FPGA einen Speicher beschreibst, dann kannst du auf 
einfachste Weise auf Register im FPGA schreiben und davon auch lesen. 
Hier sollten je nach Taktrate, Latency, etc. eine sehr hohe Bandbreite 
möglich sein.

Der Zugriff in C/C++ sieht dann exemplarisch so aus:

1

int *int_reg;

2

3

int_reg = address;      // das ist die zu schreibende Adresse

4

*int_reg = write_value; // das ist ein Schreibzugriff

5

read_value = *int_reg;  // das ist ein Lesezugriff

Ich empfehle dir im Datenblatt alles über das Externe Bus Interface zu 
lesen, damit du eine Vorstellung davon bekommst.

Vg
BF

> Was hast du gegen den memory mapped FPGA? Das ist normale Design-Praxis,
> millionenfach bewährt. Es gibt sogar (DDR)SDRAM Interfaces wo der FPGA
> einen SDRAM Slave darstellt.

Mir ist (war) die Vorstellung unheimlich an ein 133MHz-SDRAM-Interface 
noch was anderes dran zu friemeln und nicht eine Punkt-zu-Punkt 
Verbindung zum Speicherbautein zu machen. Aber so wie ich das Datenblatt 
lese teilen sich bei dem ARM9 Chip sämtliche Speicherchips (SDRAM, 
Flash, SRAM) zumindest die Datenleitungen, so dass das eh keine 
Punkt-zu-Punkt Verbindung wird. Wie macht man dann die Verteilung und 
die Terminierung? Serielle Terminierung beim Sender geht ja nur in dem 
Fall gut dass der einzige Empfänger am Ende der Leitung sitzt, wegen der 
zurücklaufenden Welle.
Macht man dann einen Bus an dem der Reihe nach alle Speicherbausteine 
(und der FPGA) sitzen? Wie terminiert man dann am Ende? 
Shunt-Terminierung mit einem R-C? Ein Bus mit allen Bausteinen sicher 
von der Raumaufteilung schwierig. Kann man kurze T-Stücke machen? 
(133MHz wären 7ns Periodendauer. Die Lauflänge von 0,7ns auf der Platine 
sind ca. 11cm bei angenommen c/2)
Ich wette da gibts auch Designbeschreibungen als pdfs... ich glaub ich 
muß noch viel lesen...

Noch eine Frage zu Layout für schnelle Digitallogik:
Man sieht auf solchen Boards immer Serpentinen in Datenleitungen, zum 
Längenausgleich. Ich frage mich wie kritisch das ist. Oben hab ich noch 
ausgerechnet dass 10cm immerhin die Laufänge von nur 1/10 Periode bei 
133MHz sind, da sollte doch +/- 1 cm ggü. der Taktleitung an 
Längenunterschied gar nicht so kritisch sein?!?
http://danstrother.com/2011/01/16/spartan-6-bga-test-board/
(Da sieht man das zischen dem FPGA in der Mitte und dem SDRAM links)

Der Aufbau der Serpentinen wundert mich auch. Dadurch dass sie so Eng 
sind dass der Abstand der benachbarten Leitungen nicht größer ist als 
die Leiterbreite selber muß das doch koppeln wie verrückt. Komme aus der 
HF-Ecke und hab so eine Serpentine (noch) nicht selber simuliert, aber 
das sieht mir eher wie ein Hochdrequenz-Filter aus als wie ein Bauteil 
das einen glatten Frequenzgang hat.

Vielen Dank für eure Tipps, BTW.

Lege das RAM über den FPGA an den Controller. Dann hast du dual mode 
DMA.