Hallo,
ich habe zwei PCores in EDK, die ich miteinander verbinden möchte.
In VHDL würde ich wohl eine Top-Level Datei brauchen, und die beiden
über Signale verbinden. Bsp Full-Adder.
WIe mache ich das in EDK?
Ich denke, in EDK kann ich die losen PCores auch über ihre Ports
verbinden, oder?
Also, Bsp:
1 | entity A is
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2 | a_1 : in std_logic
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1 | entity B is
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2 | b_1 : out std_logic
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Und jetzt die Ports in den jeweiligen .mpd definieren?
1 | # A.mpd
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2 | PORT a_1 = a_1, Dir=i
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1 | # A.mpd
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2 | PORT b_1 = b_1, Dir=i
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3 | PORT b_frei = ""
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4 | PORT b_test = gibtsnicht
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Warum schlägt EDK nicht bei den Ports b_frei und b_test Alarm? Bzw. Was
mache ich denn eigentlich da?
Ist es nicht so, daß ich b_1 mit b_1 in VHDL verbinde.
Aber b_test gibt es ja gar nicht. Warum wird nicht gemeckert?