VHDL-Frage zu Components

[Christian S. (christian_s75)]

Hallo zusammen,

Ich habe eine Frage zur Benutzung von Komponenten in Packages. Ich habe 
folgenden Code für einen Volladdierer geschrieben:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY vadd IS
  PORT  (
        ina   : IN  STD_LOGIC;
        inb   : IN  STD_LOGIC;
        cin   : IN  STD_LOGIC;
        sum   : OUT STD_LOGIC;
        cout  : OUT STD_LOGIC
        );
BEGIN
END;

ARCHITECTURE vadd_arch OF vadd IS
  
BEGIN
  -- Addition = XOR-Verknuepfung der Eingangsbits und des Carry der letzten Operation
  sum   <= ina XOR inb XOR cin;
  -- Berechnung des neuen Carry
  cout  <= (ina AND inb) OR ((ina XOR inb) AND cin);
END;

Nun würde ich daraus gerne ein Komponente innerhalb eines Packages 
erstellen, allerdings ist mir die Vorgehensweise noch nicht ganz klar. 
Im Kopf des Packages habe ich die Komponente erstellt, also Ein- und 
ausgänge angegeben. Wie verknüpfe ich nun diese Komponente mit der oben 
gezigten Entity/Architecture? Egal wo ich dies im Package versuche sagt 
der Compiler, dass die Confuguration an dieser Stelle nicht zulässig 
sei. Wenn ich die Configuration aber nur in meiner Architecture angeben 
kann, in welcher ich die Komponente nutzen will, welchen Sinn hat dann 
das Anlegen der Komponente in einem Package? Habe in der Literatur (u.A. 
P. Ashenden) nichts gefunden, stehe irgendwie auf dem Schlauch.

vielen Dank schonmal

beste Grüße

Christian

[Christian S. (christian_s75)]

Hallo nochmal,

eine Nachfrage noch: Ist es hier überhaupt sinnvoll eine Komponente zu 
erstellen? Ich möchte später ger Generate-Anweisung einen 8Bit-Addierer 
erzeugen. macht es da einen Unterschied, ob ich die Entitys direkt 
instanziiere oder über eine Komponente? Ehrlich gesagt habe ich das 
KOnzept der Components noch nicht ganz begriffen, wäre echt nett, wenn 
mir da jemand weiter helfen könnte.

beste Grüße

Christian

[Duke Scarring (Gast)]

Christian S. schrieb:
> Ist es hier überhaupt sinnvoll eine Komponente zu
> erstellen?
Kommt drauf an. Wenn Du Deine entity an verschienen Stellen verwenden 
willst, ohne jedesmal die component-Deklaration hinzuschreiben lohnt 
sich das. Ich habe mir angewöhnt alle Komponenten einer Bibliothek in 
ein component_package zu stecken.
Wenn ich die Komponente verwenden will schreibe, wird die nur kurz 
deklariert:

library mylib;
use mylib.component_package.mycomponent;
...
...
  mycomponent_instance: mycomponent
      port map (
...

Da kann ich auch schnell sehen, aus welcher Bibliothek die Komponente 
stammt.

> Ich möchte später ger Generate-Anweisung einen 8Bit-Addierer
> erzeugen. macht es da einen Unterschied, ob ich die Entitys direkt
> instanziiere oder über eine Komponente?
Nein, macht keinen Unterschied.

Ich würde einen Addierer so beschreiben:

library ieee;
use ieee.numeric_std.all;
...
  signal a:   unsigned(7 downto 0);
  signal b:   unsigned(7 downto 0);
  signal sum: unsigned(8 downto 0);
  ...
  ...
  sum <= a + b;

Duke

[Christian S. (christian_s75)]

Hallo Duke,

danke für die Antwort. Ich habe es jetzt zunächst mal per 
Direktinstanziierung gelöst.
Die Möglichkeit, eine Component in einem Package anzulegen finde ich 
trotzdem (wnn auch hier nicht notwendig) interessant. Mein Problem dabei 
ist, dass ich zwar im Package eine Komponente angelegt habe, das binding 
zur eigentlichen Entity (in einer weiteren Datei) bekomme ich aber nicht 
hin. Dachte, das würde dann über eine Konfiguration gemacht, allerdings 
bekomme ich dann eine Fehlermeldung. Kannst du mir das kurz erläutern?

Zum Addierer: der soll explizit als einzelne 1Bit-Addierer erstellt 
werden, geht da mehr um den Lerneffekt als um Sinnhaftigkeit.

schöne Grüße

Christian

[Duke Scarring (Gast)]

Christian S. schrieb:
> Mein Problem dabei
> ist, dass ich zwar im Package eine Komponente angelegt habe, das binding
> zur eigentlichen Entity (in einer weiteren Datei) bekomme ich aber nicht
> hin.
Da muß eigentlich nichts explizit verbunden werden. Dadurch das man das 
Package und die Entity in die selbe Bibliothek compiliert, finden die 
Tools das automatisch.

Bei Modelsim sieht das ungefähr so aus:

# Bibliothek anlegen
vlib mylib

# compilieren
vcom -work mylib mypackage.vhd
vcom -work mylib myentity.vhd

> Dachte, das würde dann über eine Konfiguration gemacht, allerdings
> bekomme ich dann eine Fehlermeldung. Kannst du mir das kurz erläutern?
Konfigurationen werden von Xilinx sehr stiefmütterlich unterstützt. 
Daher verwende ich die nie.
Was bekommst Du denn für Fehlermeldungen?

Duke

[Christian S. (christian_s75)]

Hallo,

Ich habe nun folgenden VHDL-Code:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
LIBRARY HWM;
USE HWM.pac_addierer.ALL;

ENTITY addierer IS
  PORT  (
        ina     :  IN  STD_LOGIC_VECTOR ( 7 DOWNTO 0 );
        inb     :  IN  STD_LOGIC_VECTOR ( 7 DOWNTO 0 );
        sum     :  OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 );
        carry   :  OUT STD_LOGIC
        );
END;

-- Aufbau des 8-Bit-Addierers aus einzelnen 1-Bit-Volladdierern
ARCHITECTURE add1_2_arch OF addierer IS
  SIGNAL  sum_tmp    : STD_LOGIC_VECTOR (7 DOWNTO 0);
  SIGNAL  carry_tmp  : STD_LOGIC_VECTOR (7 DOWNTO 0);
  
   COMPONENT add IS
    PORT  (
          ina   : IN  STD_LOGIC;
          inb   : IN  STD_LOGIC;
          cin   : IN  STD_LOGIC;
          sum   : OUT STD_LOGIC;
          cout  : OUT STD_LOGIC 
          );
    END COMPONENT add; 
  
  --FOR bitaddierer : add USE ENTITY work.vadd;  --(xxx)
    
BEGIN


  byteaddierer:
  FOR i IN 0 TO 7 GENERATE
    BEGIN
      bitaddierer : add
        PORT MAP (ina(i), inb(i), '0', sum_tmp(i), carry_tmp(i));
    END GENERATE byteaddierer;
  sum <= sum_tmp;

END;

Ich bekomme folgende Fehlermeldungen:

Wenn ich die mit (xxx) markierte Zeile auskommentiert habe, kompiliert 
das Projekt ohne Fehler. Simuliere ich das Ganze dann aber, so erhalte 
ich im Modelsim folgende Meldung:

#    Time: 0 ns  Iteration: 0  Region: /tb_addierer/m1/byteaddierer(3) File: O:/DATEN/HTW/Hardwaremodellierung/Uebungsblatt/1_addierer/addierer.vhd
# ** Warning: (vsim-3473) Component instance "bitaddierer : add" is not bound.

Wenn ich nun die mit (xxx) markierte Zeile nicht auskommentiere, dann 
bringt mir bereits der Compiler folgende Meldung:

** Error: O:/DATEN/HTW/Hardwaremodellierung/Uebungsblatt/1_addierer/addierer.vhd(89): No statement with label "bitaddierer" was found.
** Error: O:/DATEN/HTW/Hardwaremodellierung/Uebungsblatt/1_addierer/addierer.vhd(102): VHDL Compiler exiting

Ist wahrscheinlich irgendein blöder Fehler meinerseits, nur welcher :-??
Die zur Component gehörende Entity wurde korrekt in work compiliert.

danke schonmal&beste Grüße

Chris

Edit: Die Port Map der Component ergibt noch nicht wirklich Sinn, cin 
ist der Eingang für den Carry, cout der entsprechende Ausgang. Damit es 
funktional richtig ist, müsste der cin der ersten Komponente ja auf '0' 
gesetzt werden, der cout der letzten Komponente müsste an den Ausgang 
carry der Entity. Hat wohl nichts mit dem geschilderten Problem zu tun, 
habs nur geschrieben, um Unklahrheiten zu vermeiden.

[Christian S. (christian_s75)]

Hallo nochmal,

sorry, hab noch was vergessen und kann jetzt nicht mehr editieren.

Duke Scarring schrieb:
> Da muß eigentlich nichts explizit verbunden werden. Dadurch das man das
> Package und die Entity in die selbe Bibliothek compiliert, finden die
> Tools das automatisch.

@Duke: Ich habe versucht, Entity und Package in die selbe Bib zu 
compilieren, erhalte aber die gleichen Fehlermeldungen. Wollte das nur 
noch ergänzen, danke für deine Antwort.

Gruß

Christian

[Duke Scarring (Gast)]

Christian S. schrieb:
> Ich habe versucht, Entity und Package in die selbe Bib zu
> compilieren,
Dann zeig doch mal bitte den Code Deiner Bibliothek (USE 
HWM.pac_addierer.ALL;) und wie Du sie compiliert hast.

Duke