Port einer Enitity

[Jan S. (Gast)]

Hallo,

wie sollte man die Ports einer Entity am besten deklarieren:

entity VHDLEntity is
 
  port(
    -- Eingang
    X: in signed(15 downto 0);

    -- Ausgang
    Y: out signed(15 downto 0);

Die Entity sol in mehreren Projekten verwendet werden und mit dem 
Eingang werden Berechnungen durchgeführt.

Oder besser so:

entity VHDLEntity is
 
  port(
    -- Eingang
    X: in std_logic_vector(15 downto 0);

    -- Ausgang
    Y: out std_logic_vector(15 downto 0);

Und intern die Ports an signed-Signale koppeln und damit rechnen?

[Duke Scarring (Gast)]

Jan S. schrieb:
> Die Entity sol in mehreren Projekten verwendet werden und mit dem
> Eingang werden Berechnungen durchgeführt.
Dann würde ich signed bevorzugen. So weiß jeder, der die Komponente 
einsetzten will, gleich woran er ist. Und Fehler der Art: außerhalb der 
Komponente unsigned zu std_logic_vector zu casten und innerhalb 
std_logic_vector zu signed zu casten und sich dann zu wundern, warum 
die Berechnungen fehlschlagen, entfallen damit.

Vorraussetzung ist, das die Bibliotheken (ieee.numeric_std und 
ieee.std_logic_arith) innerhalb des Projektes nicht gemischt werden.

Duke