Hallo,
wie sollte man die Ports einer Entity am besten deklarieren:
1 | entity VHDLEntity is
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2 |
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3 | port(
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4 | -- Eingang
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5 | X: in signed(15 downto 0);
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6 |
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7 | -- Ausgang
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8 | Y: out signed(15 downto 0);
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Die Entity sol in mehreren Projekten verwendet werden und mit dem
Eingang werden Berechnungen durchgeführt.
Oder besser so:
1 | entity VHDLEntity is
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2 |
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3 | port(
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4 | -- Eingang
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5 | X: in std_logic_vector(15 downto 0);
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6 |
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7 | -- Ausgang
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8 | Y: out std_logic_vector(15 downto 0);
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Und intern die Ports an signed-Signale koppeln und damit rechnen?