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#2520344
Ich habe einen FF. Die Datenleitung und Clock Leitung ist an einem PAD angeschlossen Die Daten kommen also über ein PAD in den FPGA, gehen durch den Input Buffer und anschließend durch eine Delay Line zum D Eingang des Flip Flops. Das Clock Signal geht durch den Input Buffer über eine Delay Line, dann über einen Globalen Clock Buffer zum Clock Eingang des Flip Flops. Die Delay Lines werden mit 200MHz Referenztakt betrieben. Ich verwende einen Virtex 5 Speedgrade -1 XC5vlx30t -1ff665 FPGA. Die Delay Lines sin beide auf FIX eingestellt und der Value beträgt 0. Demnach soll keine Verzögerung durchgeführt werden, es wird also nur die Durchlaufzeit berücksichtigt. Nun habe ich mir die Timings angeschaut die ISE berechnet hat. Dabei ist mir sofort aufgefallen das die Durchlaufzeit des IDELAYS unterschiedlich ist. Bei Datensignal beträgt die Durchkaufzeit 0,527ns und beim Clock Pfad 0,917ns. DIes obwohl die IDEALY Elemente identisch konfiguriert sind. Anschließend habe ich eine Timing Simulation durchgeführt. Dort habe ich bei beiden IDELAY Elementen die gleich Durchlaufzeit gemessen. Ich dachte die Timing Simulation greift auf die Daten zu die ISE zuvor berechnet hat und stellt diese nur visuell da. Dann dürfte es ja keinen Unterschied zwischen den Ergebnissen kommen. Die alles entscheidene Frage ist natürlich was ist denn jetzt richtig?
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