Hallo, ich bin ein FPGA-Neuling und versuche gerade mit einem Altera EP2C5T144 eine Datenerfassung zu basteln. Die Daten werden per FX2 über USB ausgelesen (über eine Reihe FIFOs gepuffert). Dazu wird ein Datensatz von 4 Byte in 4 Datenpakete zerlegt und einzeln gespeichert. Folgender Code scheint mit simulierten Daten auf den vier Kanälen auch zu funktionieren: data[23:20] <= 4'b0000; data[31:28] <= channel[3:0]; Wenn ich allerdings statt den vier 0 Bits auch Daten ausgeben will, und zwar testweise die gleichen: data[23:20] <= channel[3:0]; data[31:28] <= channel[3:0]; kommen am Ende teilweise unterschiedliche Daten bei raus - obwohl die Bits 20-23 und 28-31 nach diesen Befehlen doch gleich sein müssten? Hat jemand eine Idee, wie man sich das erklären kann? Vielen Dank schon mal! Gruß
Klarer Fall: Die Verbindung ueber die Routingresourcen zwischen den LUTs 4X27Y und 27X4Y ist mit Sicherheit zu langsam. Das erklaert das Phaenomen...
stefan qkd schrieb: > Mehr Infos (Quellcode!) bitte, sonst wirst du nur Antworten bekommen, die genauso wage sind wie deine Frage ;-)
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