Tücken des Rechnens mit std_logic_vector?

[Dosmo (Gast)]

Hallo zusammen,

ich muß einen älteren VHDL-Code (nicht von mir) pflegen, in dem 
permanent mit std_logic_vector gerechnet wird. Mir ist bekannt, daß man 
nicht mit std_logic_vector rechnen soll, aber der Code ist halt wie er 
ist, und er ist zu umfangreich, um ihn (ohne konkreten Anlaß) 
umzustellen.

Jetzt hab ich eine Frage zum Verständnis:
Es wird (absichtlich) nur im unsigned-Bereich gerechnet, es werden nur 
Additionen und Subtraktionen verwendet, und es ist sichergestellt, daß 
der Wertebereich nicht verletzt wird (kein Under-/Overflow).
Gibt es trotzdem noch Fußangeln, in die man treten kann?

Es werden die Packages
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
benutzt.

Danke,

Dosmo

[Duke Scarring (Gast)]

Dosmo schrieb:
> aber der Code ist halt wie er
> ist, und er ist zu umfangreich, um ihn (ohne konkreten Anlaß)
> umzustellen.
Dann laß ihn so. Es kostet einiges an Mühe und Erfahrung sowas 
umzustellen und glatt zu ziehen. BTDT.

> Jetzt hab ich eine Frage zum Verständnis:
> Es wird (absichtlich) nur im unsigned-Bereich gerechnet, es werden nur
> Additionen und Subtraktionen verwendet, und es ist sichergestellt, daß
> der Wertebereich nicht verletzt wird (kein Under-/Overflow).
> Gibt es trotzdem noch Fußangeln, in die man treten kann?
Wenn man sich wirklich nur auf unsigned beschränkt, sollten da keine 
Probleme auftauchen.

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Duke Scarring schrieb:
> Dann laß ihn so. Es kostet einiges an Mühe und Erfahrung sowas
> umzustellen und glatt zu ziehen. BTDT.
Kann hier in allen 3 Punkten/Sätzen meine volle Zustimmg geben!