VHDL: Funktionsaufruf mit Parametern

[Full W. (realjey)]

Hallo Forum,

ich habe eine Funktion freqdiv.vhd, welche mir als Frequenzteiler dient. 
Diese Funktion möchte ich nun aufrufen und als Parameter das 
Teilerverhältnis übergeben. Ausserdem möchte ich die Funktion mehrmals 
Aufrufen können und als Rückgabgewert jeweils die geteilte CLK in 
verschiedenen Signalen Q0, Q1, Q2 speichern.

Meine topModule sieht bisher so aus:

entity topModule_19 is
Port(  CLK  : in  STD_LOGIC; --32MHz
       Reset : in std_logic:='0';
       MSP  : out STD_LOGIC;
       DATA : in std_logic_vector(7 downto 0);
    
       Test2: out std_logic;
       Test3: out std_logic;
       Test1: out std_logic:='0'
);
end topModule_19;

architecture Behavioral of topModule_19 is
  
  signal Q0: std_logic; --Signal: geteilte Frequenz-> n=2->Q0=16MHz
  signal Q1: std_logic; --Signal: geteilte Frequenz-> n=4->Q1=8MHz
  signal Q2: std_logic; --Signal: geteilte Frequenz-> n=8->Q2=4MHz

begin

--Instanzierung freqdiv.vhd
freqdiv_inst : entity work.freqdiv
port map (
    CLK      => CLK,
    freq_d   => Q0   
);

Die dazugehörige freqdiv-Instanz:

....

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity freqdiv is
generic (div_n : integer := 8 ); --Teilerverhältnis (fix)
    Port ( CLK : in  STD_LOGIC;
           freq_d : out  STD_LOGIC);
end freqdiv;

architecture Behavioral of freqdiv is

begin

freq_divider: process 
variable Z : integer range 0 to div_n-1; 
begin
wait until rising_edge(CLK); 
  if (Z < (div_n-1)) then Z := Z+1;
    else Z := 0; end if;
  if (Z = 0) then freq_d <= '1'; end if;
  if (Z = div_n/2) then freq_d <= '0'; end if;
end process freq_divider;

end Behavioral;

Das funktioniert auch soweit, allerdings kann ich diese Instanz nicht 
mehrmalig aufrufen, da freq_d nur einmal deklariert sein darf in 
topModule.
Desweiteren weiss ich nicht wie ich das generic: (div_n : integer := 8 
); als Parameter deklariere, damit ich bei Aufruf der Funktion (aus 
topModule herraus) das Teilerverältnis mit übergeben kann.

Ziel ist es also wie in C++. freq_div.vhd als Funktion aufrufen zu 
können, mit einem Parameter (div_n = Teilerverhältnis) und als 
Rückgabewert die geilte Frequenz in verschiedenen Signalen speichern 
kann.

[franke (Gast)]

So denkt kein VHDL Entwickler...

Nimm einen 3-bit Zähler...
fertig.

Gruß

[Full W. (realjey)]

bin auch keiner ;) bzw. fang ich gerade erst an...

was meinst du mit 3bit-Zähler?

[Klaus F. (kfalser)]

full well schrieb:
> Desweiteren weiss ich nicht wie ich das generic: (div_n : integer := 8
> ); als Parameter deklariere, damit ich bei Aufruf der Funktion (aus
> topModule herraus) das Teilerverältnis mit übergeben kann.

Zuallererst beachte bitte die korrekten Ausdrücke:
freqdiv ist KEINE Funktion, sondern eine Entity.
Sie wird auch nicht aufgerufen sondern instantiiert.

Du musst freqdiv 3 x instantiieren, mit unterschiedlichen Parametern.
Das heißt, es werden 3 verschiedene Frequenzteiler.

--Instanzierung freqdiv.vhd mit Teiler 50
freqdiv_inst : entity work.freqdiv
generic map ( div_ n => 50)
port map (
    CLK      => CLK,
    freq_d   => Q0   
);

--Instanzierung freqdiv.vhd mit Teiler 100
freqdiv_inst : entity work.freqdiv
generic map ( div_ n => 100)
port map (
    CLK      => CLK,
    freq_d   => Q1   
);

[franke (Gast)]

so in etwa...

signal cnt : std_logic_vector(2 downto 0);

process(clk, reset)
begin
if (  reset = '1' ) then
  cnt <= "000";
elsif ( clk'event and clk='1' ) then
 cnt <= cnt + '1' ;
end if;
end prcoess;

q0 <= cnt(0);
q1 <= cnt(1);
q2 <= cnt(2);

[Full W. (realjey)]

Hallo Klaus,

danke ich glaube das ist was ich suche!

allerdings bekomme ich bei

generic map ( div_ n => 50)
generic map ( div_ n => 100)

jeweils einen Fehler: ERROR:HDLCompiler:806.
Line 151: Syntax error near "=>".

Wie muss ich div_n denn jetzt in meiner freqdiv-Entity deklarieren?

generic (div_n : integer := 8 );

kann ja so nicht mehr stimmen oder?

Danke für RE!

[Klaus F. (kfalser)]

full well schrieb:
> Wie muss ich div_n denn jetzt in meiner freqdiv-Entity deklarieren?
> generic (div_n : integer := 8 );

Genau so.
Die Zuweisung := 8 ist nur eine Defaultwert für div_n, solange nichts 
anderes angegben wird.
Durch das generic map wird div_n für diese Instanz überschrieben und 
dieser Frequenzteiler arbeitet nicht mit 8 sondern mit dem angegebenen 
Wert, z.B. 50.

> allerdings bekomme ich bei
> generic map ( div_ n => 50)
> generic map ( div_ n => 100)
>
> jeweils einen Fehler: ERROR:HDLCompiler:806.
> Line 151: Syntax error near "=>"

Leerzeichen zwischen div_ und n ?

[Full W. (realjey)]

habs, war nur ein leerzeichen zwischen div und n...

funzt wie es soll..Danke!