Komisches Verhalten Xilinx CoolRunner2.

[berndl (Gast)]

Moin,

ich verwende den CRII, um eine 3-Draht SSC (BiDi Datenleitung) mit einer 
4-Draht SPI zu verheiraten. Funktioniert soweit prima, nur bin ich da 
ueber etwas seltsames gestolpert:

Funktionierende Beschreibung:

   proc_io : process (clk)
   begin
      if rising_edge (clk) then
         ssc_ncs <= pld43;
         ssc_sck <= pld44;
         ssc_data <= pld40;
         if ssc_dir = '1' then
            pld40 <= spi_somi;
         else
            pld40 <= 'Z';
         end if;
         
         pld38 <= ssc_ncs;
         pld37 <= ssc_sck;
         pld32 <= ssc_data;
         spi_somi <= pld41;
         
         pld30 <= ssc_dir;
      end if;
   end process;

Oben werden die SSC-Signale eingelesen sowie der BiDi gebastelt, 
'ssc_dir' kommt aus einem geclockten Prozess (50MHz). Drunter werden die 
Signale an die SPI weitergegeben/eingelesen.
Die 'pldXX' sind alle als 'inout' definiert (LVCMOS33), die SSC ist der 
Master.

Soweit so gut.

Wenn ich den o.g. Prozess aber concurrent (ohne Clock) machen will, also 
so:

   ssc_ncs <= pld43;
   ssc_sck <= pld44;
   ssc_data <= pld40;
   pld40 <= spi_somi when ssc_dir = '1' else
            'Z';

   pld38 <= ssc_ncs;
   pld37 <= ssc_sck;
   pld32 <= ssc_data;
   spi_somi <= pld41;

   pld30 <= ssc_dir;

dann feuert 'pld40' permanent gegen das externe ssc_data Signal. High-Z 
scheint da nicht zu funktionieren...

Kennt jemand dieses komische Verhalten? Oder ist meine concurrent 
Beschreibung Murks?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

berndl schrieb:
> High-Z scheint da nicht zu funktionieren...
Hmm sieht doch soweit gut aus...
Was sagt der RTL-Schaltplan dazu?

[berndl (Gast)]

RTL hab' ich mir nicht angesehen...

Die Simulation funktioniert mit beiden Varianten (halt unterschiedliches 
Delay in->out und wieder zurueck).
An der echten HW konnte man am Oszi klar sehen, dass der CPLD permanent 
die Leitung treibt.

[berndl (Gast)]

so, ich hatte heut' nachmittag nochmal beide Varianten probiert und an 
der HW getestet...

Im RTL war in beiden Faellen an PLD40 ein Tristate Treiber instantiert. 
Der Enable hing an 'ssc_dir', also richtig. Natuerlich fehlten bei der 
concurrent Variante die FFs zum rein-/raustakten. Die concurrent 
Variante funktioniert in echter HW nicht. Beide Varianten funktionieren 
allerdings in der Simulation (mit RANDOM pattern, read/write, variable 
Laenge, ASSERT statements zum checken, ...).

Ist nicht wirklich tragisch, die ge-clockte Variante kommt ins Produkt. 
Aber verstehen wuerde ich es doch gerne... Toolchain ist uebrigens ISE 
13, sollte also fuer CRII nix besonderes sein. Vlt. doch mal Xilinx 
anmailen?