Stefan schrieb:
> Die Signale die in der entity
> deklariert sind auch im Top-Level sichtbar sind und die Ports zu den
> Beinchen des FPGA gehen. Bin ich da jetzt richtig?
Nicht ganz. Die Port-Liste beschreibt die "Anschlusspins" des Moduls
(=Entity). Ob diese Pins nach aussen gehen oder nicht, hängt davon ab,
ob dieses Modul evtl "nur" ein Untermodul eines größeren Moduls ist.
Z.B. kann ein Baudratenteiler ein Modul sein. Dessen Ports/Pins werden
aber nicht an die FPGA-Pins verdrahtet, sondern "nur" an die passenden
Signale des übergelagerten Moduls. So wie dort z.B. der Tatkteiler:
http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html
Aber natürlich werden die Ports vom Top-Level dann an die FPGA-Pins
gehen.
> Ich habe ein VHDL Programm das später in einem Top Level als Component
> eingebunden wird in der entity sind nun normale Ports deklariert und
> auch SIGNALE.
Unnötige Schreibarbeit:
1 | entity Test is
|
2 | port(
|
3 | signal c : in std_logic;
|
4 | );
|
das ist gleichwertig mit
1 | entity Test is
|
2 | port(
|
3 | c : in std_logic;
|
4 | );
|
und mit
1 | entity Test is
|
2 | port(
|
3 | signal c : std_logic;
|
4 | );
|
und mit
1 | entity Test is
|
2 | port(
|
3 | c : std_logic;
|
4 | );
|
Wenn die Richtung eines Ports nicht angegeben ist, wird automatisch IN
angenommen. Das Schlüsselwort Signal vor dem Portnamen ist unnötig.
