DAC Ausgabe unerwartete Peaks

Stefan Gast #2634318
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Hallo,

ich versuche gerade mit dem AD5064 mittels eines VHDL Modells eine 
statische Spannungsausgabe zu realisieren.
VDD=5V
Vref=5V

Hierbei habe ich den DAC auf midscale ausgesteuert sodass bei der 
angelegten Referanzspannung von 5V also eine Ausgabe von 2,5V zu 
erwarten wäre,
dies geschieht auch, allerdings kommen dazu noch peaks von etwa 3,7V wie 
im Bild zu erkennen.
Dem DAC Ausgang ist nichts weiter "nachgeschaltet".

Link 
Datenblatt:http://www.analog.com/static/imported-files/data_sheets/AD5024_AD5044_AD5064.pdf

Hat jemand eine Ahnung für die Ursache der Peaks?

Gruß Stefan
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2634597
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Stefan schrieb:
> Im Anhang mein VHDL Modell..
1
process(clk)

2
  variable counter:integer range 0 to 999:=0;

3
      begin

4
      

5
          if(rising_edge(clk)) then

6
            if(counter<500) then

7
                sclk<='0';

8
                counter:=counter+1;

9
            elsif(counter<999) then

10
                sclk<='1';

11
                counter:=counter+1;

12
            else  sclk<='1';

13
                counter:=0;

14
            end if;

15
          end if;

16
  end process;

Hoppla, diese Takterzeugung ist aber aufwendig, wenn man bedenkt, dass 
SPI nur gekoppelte Schieberegister sind. Und dass darin eigentlich kein 
Multiplexer vorkommt:
1
  d_in<=dac_data_sequenz(conv_integer(dac_cnt));



Stefan schrieb:
> wenn ich mich jetzt nicht verrechnet habe.
Was sagt das Oszi?
Passt dein Timing auf der SPI-Schnittstelle zum Datenblatt?
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Achim S. Gast #2634629
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Hallo Stefan,

täusche ich mich, oder ist deine sclk Erzeugung nirgends synchronisiert 
zum Datenstrom auf d_in?

Falls dem so ist, dann sieht der AD5604 im Lauf der Zeit alle möglichen 
Setup-Zeiten von d_in bezogen auf sclk. Von Zeit zu Zeit könnte es dann 
zu einer Setup-Zeit Verletzung kommen und der AD5604 interpretiert sein 
Kommando falsch. Oszi oder Simulation sollten das Problem sichtbar 
machen.

schöne Grüße

Achim S.
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