Hallo zusammen, ich entwickle gerade für ein kleines Projekt eine recht umfangreiche Platine. Darauf sind mehrere schnelle IC´s (ARM9, Ethernetcontroller, SD und Flash RAM usw sogar der Temperatursensor ist digital). Also unendlich viele steilflankige Signale. Ich bin "nur" Hardwareentwickler, kein Layouter. Dies lass ich immer extern machen. Nun kam die Leiterkarte vom Entflechten zurück, hat stolze 12 Lagen und vor lauter Bauteilen sieht man das Grün der Platine garnicht mehr. Sie ist also sehr kompakt, will ich damit sagen. Funktionell läuft soweit alles ganz gut (für den ersten Schuss) nur durch den EMV Test sind wir sang und klanglos durchgefallen. Jetzt hab ich mich in die EMV Thematik ein klein bisschen eingelesen. Unter anderem die Ausführungen von Lothar Miller waren da echt sehr hilfreich, vielen Dank an der Stelle! Also wenn ich mir das Layout der Platine so anschaue, haben "wir" so ziemlich alles falsch gemacht, was man falsch machen kann. Also die Anbindung von Abblockkondensatoren und Quarzen usw. Natürlich ist es immer ein Kompromiss zwischen Platzbedarf und EMV gerechtem Layout. Jetzt kommt endlich meine Frage :) Welche Firma kennt sich mit EMV aus und kann unsere Platine nochmal neu entflechten oder überarbeiten. Ein neues Layout gibts sowieso, da natürlich das ein odere andere noch nicht so funktioniert wie geplant. Wäre schön wenn jemand einen Tip für mich hat. Danke schonmal für eure Hilfe Liebe Grüße Thomas
Thomas Müller schrieb: > Funktionell läuft soweit alles ganz gut (für den ersten Schuss) > nur durch den EMV Test sind wir sang und klanglos durchgefallen. Durch welchen? Störfestigkeit oder Störabstrahlung? Und wie sehr? Welche Umgebung (Industrie/Wohnbereich)?
Ich hab mehrfach erfolgreich mit einer Firma in Berlin gearbeitet. Spectral Electronic - Forschungs und Produktions GmbH Berlin. Die beschäftigen sich professionell mit EMV-Dienstleistungen. Die kannst du ja einfach mal fragen. Wenn du willst kann ich dir die Kontaktdaten (per PN) des direkten Ansprechpartners für das EMV Thema geben.
Lothar Miller schrieb: > Störfestigkeit oder Störabstrahlung? Durch beide :) Also soweit ich das EMVgebrabbel von dem Prüfer verstanden hab, ging es um die CE Zulassung? Und da liegen wir wohl sehr deutlich über den Grenzwerten. Soweit man das erkennen konnte, sind die schlimmsten Störungen bei 50MHz, was wohl der Ethernetcontroller ist und bei 240MHz das der interne ARM9 Takt ist. Allerdings sind das nur die gröbsten Baustellen. Wir sind auch bei anderen Frequenzen deutlich drüber. Klar, jetzt beginnt die Fehlersuche. Also ich werd nach und nach alles runterlöten und schauen wo es herkommt. Bei Störfestigkeit gab es immerhin keine dauerhaften Schäden. Nach einem Reset läuft die Platine wieder. Trotzdem durchgefallen. Also ich weiß, das zu einem guten Layout wahnsinnig viel Erfahrung, Zeit und Geld gehört. Deswegen will ich mich daran auch gar nicht erst versuchen. Schon gar nicht bei 12 Lagen. Deswegen die Frage nach einem guten Layouter?
Die Seite der beiden "Dirkse" ist einen Blick wert (nach Registrierung kannst du unter Downloads interessante Artikel anschauen), die beiden halten gute Vorträge: http://www.emv.biz/ Hillebrandt/ Thüringer halten sehr gute Seminare zum Thema HighSpeed Design: http://www.fed.de/cgi-bin/index.pl?id=78&detail=244 Beide Kurse sind vielleicht kein Schnäppchen - aber allemal lohnenswert. Das ganze ist durchaus auch für Entwickler geeignet (wann muss man wo Terminierungen vorsehen (Impedanz ?), EMV-gerechter Lagenaufbau, ...) Mich würde mal der Lagenaufbau (Signal-Power-GND Aufteilung) interessieren. Wenn möglich :) Gruss Uwe
Poste doch mal Deine Schaltung und das Boardfile! Einige Sachen können sofort erledigt werden, bei den anderen Dingen sind hier einige Experten dabei 8auch ich weis nicht alles über EMV). Jeder hat halt seine "Vorlieben".
die 12lagfige Platine wird bestimmt nicht im Eagle sein, ein Boardfile wird dir somit nicht viel nützen
Christian B. schrieb: > die 12lagfige Platine wird bestimmt nicht im Eagle sein, ... Warum nicht? Wir hatten sowas schon (in der CAM).
Das Layout alleine macht den Kohl nicht fett. Auch der Gottlayouter schafft die Prüfung nicht ohne Deine Mitarbeit. Hast Du Serienwiderstände in allen Leitungen zwischen CPU und Speichern? Es gibt von Atmel einige Appnotes zu dem Thema. Auch lange und steilflankige Signalleitungen zum Tempsensor mit SerienRs dämpfen. Takterzegung per interner PLL? Dann sieh zu das Du den Takt "verjitterst". Das verschmiert die abgestrahlte Leistung und drückt sie um einige dB. Ethernet? Jitteroszillator! Keine Signale auf den Außenlagen routen. Nur GND oder PE Abschirmlagen außen. Ggf. HF Blech über CPU und Speicher. Kanten der Platine verkupfern oder per Vias verbinden.
hi, wenn um Profi Layout geht, lautet die richtige Adresse EMV Klinik. Die Jungs richten nicht nur Layout, sondern schauen auch über Schaltplan, dass es passt.
Hallo, Für das EMV gerechte Layout gibt es noch ein paar Tipps: - Abblockkondensatoren... ist glaube Ich klar. - Niederohmige Betriebspannung- Und Massegerbingung. Am besten durch vollflächige Planes. - HF-Entkoppelung zum Gehäuse-Ground ( gerade bei dem Ethernet-Connector) - Feritebeads in den Betriebsspannungeszuleitungen - Highspeed-Leitungen möglichst Impedanzkanäle einpacken - Serien Und Abschlusswiderstände je nach dem.... - Kurze Leitungen Manche Würth-Vertreter sagen von sich Ahnung zu haben... Ein Kommilitone empfiehlt CiBoard Electronics. Servus
>Ich bin "nur" Hardwareentwickler, kein Layouter. Dies lass ich immer
extern machen.
Eine schlechte Idee. Ich mach beides zusammen. Kann ich nur empfehlen.
Ohne genauere Informationen unter welchen Bedingungen was wo durchgefallen ist brauch sich hier glaub ich keiner ernsthaft Gedanken machen. Strahlen kann alles, selbst der Kühlkörper. Mehr Details. Viel viel mehr. Im Übrigen - erst entwickeln wie die Weltmeister, irgendie alles extern(?) zusammenknoten und sich dann auf das Überraschungsei freuen? DIESE Vorgehensweise muss man sich erst mal leisten können.
Wenn man niemanden hat, der einem das EMV gerechte Layouten beibringt setzt man weit mehr Geld in den Sand als wenn mans gleich outsourced. CiBoard wurde ja schon angesprochen, ist auch meine Empfehlung. Wenns EMV gerecht werden soll sind die die Spezialisten. Klar kann man sich die Schulungen antun. Aber die Kosten Geld und widersprechen sich teilweise. Um hier erkennen zu können wann man welche Regel wie umsetzen muss hilft einem nur Erfahrung. Ein reiner EMV Scan kann Anhaltspunkte liefern wo man ein Problem suchen muss, aber daß heisst noch lange nicht, daß man es auch findet. Dazu sind aufwändige Untersuchungen mit HF Sonde und Spektrumsanalyser und jede Menge Erfahrung angesagt. Aber selbst diese Herangehensweise kann einen noch auf die falsche Fährte bringen. Sogesehen ist die Entscheidung, die Produktidee zu haben und diese zu vermarkten, die Realisierung jedoch jemanden in die Hand zu geben, der sich damit auskennt keinesfalls Verkehrt und unterm Strich billiger als sich das Mühsam selbst anzueignen. Natürlich trifft dies nicht zu, wenn man überwiegend solche Boards in Verwendung hat. Natürlich geht EMV gerechtes Layouten beim Schaltplan los. Das ist jedoch selbstverständlich. Wenn Layouter und Schaltplanentwickler nicht in personalunion vorhanden sind ist hier eine enge Zusammenarbeit angesagt. Das bedingt jedoch, daß beide etwas von ihrem Handwerk verstehen. In Sachen EMV liegt aber die Hauptarbeit und der größere Berg an zu bevorratendem Wissen klar beim Layouter
Christian B. schrieb: > Wenn man niemanden hat, der einem das EMV gerechte Layouten beibringt > setzt man weit mehr Geld in den Sand als wenn mans gleich outsourced. > .... Dazu sind aufwändige > Untersuchungen mit HF Sonde und Spektrumsanalyser und jede Menge > Erfahrung angesagt. Hallo, das ist ein deutlicher Widerspruch in sich. Ein outgesourcter Layouter kann das nicht so untersuchen, i.d.R. hat er garkeine Hardware vorliegen und in jedem Fall übersteigt das bei weitem einen Layout-Auftrag. Normalerweise bekomme ich als Layouter noch nicht mal Funktionsbeschreibungen der ICs (schon garnicht bei FPGAs usw.), sondern nur Pinouts und Abmessungen (und die muss ich mir oft im Netz besorgen). Ich kann die Bauteile optimal anordnen (weil kurze Verbindungen IMMER besser sind als lange, ganz besonders was EMV angeht) und Leitungen nach entsprechender Erfahrung möglichst EMV-gerecht verlegen, aber ich kann nicht die Schaltung modifizieren, das hätte auch unabsehbare rechtliche Folgen. Ich kann normalerweise auch keine Terminierungswiderstände vorsehen, die im Stromlaufplan nicht enthalten sind, ich kann nur eine EMail schreiben, dass sie meiner Meinung nach notwendig sind. Da gibt es dann ganz verschiedene Reaktionen: manche bedanken sich für den Hinweis, ich habe es aber auch schon erlebt, dass ein Entwickler so beleidgt war, dass er seiner ganzen Abteilung verboten hat, weiter mit mir zusammenzuarbeiten. Wobei gerade in diesem Fall völlig ausser Zweifel stand, dass mein Hinweis berechtigt war und die Schaltung garnicht funktionieren konnte. War halt eine Frage der Ehre. Gruss Reinhard PS mit Fachleuten, die wissen was sie tun, gibt es so gut wie nie Probleme.
Ich schrieb ja, daß eine enge Zusammenarbeit zwischen Layouter und Schaltplanentwickler essentiell ist (zumindest in diesem Bereich mit schnellen Signalen und Energiehungrigen FPGA's). Das ist die Grundvorraussetzung. Als 2. muss der Layouter etwas von seinem Handwerk verstehen. Vermutlich hab ich mich etwas unglücklich ausgedrückt: Die Suche nach der Störursache muss freilich in der Zielapplikation erfolgen. Daß kann der Layouter nicht allein aber auch hier sollte er unterstützend hinzugeholt werden wenn sich Probleme ergeben. Der Idealfall ist ein Layouter, der etwas von seinem Handwerk versteht, daß entsprechende Testequipment hat und auch Schaltungsentwickler in Peronalunion ist. Ich kann aber sagen, daß man, wenn man die entsprechende Erfahrung hat, wie man was wo routen muss um EMV gerecht arbeiten zu können, die Zeiten, die man mit dem Spektrumanalyser im Labor zubringt deutlich verkürzen kann. Logischerweise spielt aber auch die Umgebungsbedingung eine Rolle. Welches Gehäusematerial wird das Gerät später haben z.B. ich hatte auch schon den Fall, daß z.B. geprüfte Netzteile so dermaßen viele Störungen verursacht haben daß die ein separates Gehäuse brauchten im Gerät.
Mit dem Spektrumanalyzer am Prototypen zu messen ist etwas spaet. Dann sind die Monate fuer die Entwickung naemlich schon durch. Wenn man's mangels Erfahrung im ersten Durchgang nicht schafft kann man auch eine Simulation drueberlassen. Ich hab mir man das CST Leiterplatten Package zeigen lassen, und es hat mich ueberzeugt. Man kann Gerber ansaugen und die Kopplung und Abstrahung rechnen lassen. Nicht ganz billig, aber sicher guenstiger wie ein paar 12lagige Prototypen fuer die Tonne
Christian B. schrieb: > Der Idealfall ist ein > Layouter, der etwas von seinem Handwerk versteht, daß entsprechende > Testequipment hat und auch Schaltungsentwickler in Peronalunion ist. Und dann gibt es hier Forenteilnehmer die fragen, wer ihnen ein Prozessorboard layouten kann, 30 Euro würden sie freiwillig ausgeben. Klar, da packe ich meinen Spektrum Analyser ein und fahr mal für ein paar Tage vorbei. Gruss Reinhard
Hallo noch mal und vielen vielen Dank für eure Antworten. Eine Anfrage an CiBoard ist schon raus. Mal schauen was die dazu sagen. Ansonsten versuch ich mal alle ausstehenden Fragen noch zu beantworten: Uwe N. schrieb: > Hillebrandt/ Thüringer halten sehr gute Seminare zum Thema HighSpeed > Design: Ich hatte schon ein paar Seminare in die Richtung durch FED. Fand ich auch super interessant alles, doch deshalb würde ich mir nie anmaßen selbst ein EMV gerechtes Layout zu basteln. Da vertraue ich auf Menschen die sich mit nichts anderem beschäftigen. Ich misch mich auch nicht in die Softwareentwicklung ein. Klar muss überall eine gute Zusammenarbeit vorhanden sein, aber ich bleib bei meinem Schaltungsentwurf. Aus die Diskussion, ob ein Schaltungsentwickler zwangsläufig ein guter Layouter sein muss, klinke ich mich damit mal aus. Yoschka schrieb: > Hast Du Serienwiderstände in allen Leitungen zwischen CPU und Speichern? > Es gibt von Atmel einige Appnotes zu dem Thema. Sind vorhanden, aber derzeit noch mit 0 ohm Brücken besetzt. Wir haben auch keinerlei Probleme was übersprechen oder dergleichen angeht. Die restlichen Punke werd ich mir noch mal genauer anschauen. Christian B. schrieb: > die 12lagfige Platine wird bestimmt nicht im Eagle sein, ein Boardfile > wird dir somit nicht viel nützen So ist es. Wir arbeiten mit Integra Station von Mentor Graphics. Glaub nicht, dass damit jemand was anfangen kann? @Lothar Miller Gibt es eigentlich schon Untersuchungen, wie es sich mit Abblockkondensatoren bei BGA´s aussieht? Also unser BGA ist komplett durchkontaktiert, damit man an die Pins zum messen noch dran kommt. Bedeutet aber auch, das die Kondensatoren nur neben dem BGA Platz finden. Hat sich damit schonmal jemand beschäftigt? Grüße an alle Thomas
Angehängte Dateien:
-
BGA.png
25 KB
Thomas Müller schrieb: > Bedeutet aber auch, das die Kondensatoren nur neben dem BGA Platz > finden. Hat sich damit schonmal jemand beschäftigt? Das ist sehr ungünstig und nur vertretbar, wenn für jede Versorgungsspannung eine Fläche (eigene Lage) zur Verfügung steht, sonst kann man die Pins nicht niederohmig (bzw. niederimpedant) genug anschliessen. Leider haben FPGAs mehrere Versorgungsspannungen und die liegen grossenteils auf innenliegenden Pins. Ich bringe daher die Cs immer gegenüberliegend des ICs, aber nah an den Pins unter, siehe Bild (Innenlagen sind ausgeblendet). Das entspricht zwar auch nicht der reinen Lehre und den Empfehlungen der IC-Hersteller, weil Vias auch schon eine zusätzliche Impedanz aufweisen. Aber diese reine Lehre ist bei so einem FPGA garnicht realisierbar, und beschwert hat sich über meine Art auch noch niemand, also gehe ich davon aus, dass diese Layouts alle funktionieren. Gruss Reinhard
Reinhard Kern schrieb: > Ich bringe daher die Cs immer gegenüberliegend des ICs, aber nah an den > Pins unter, siehe Bild (Innenlagen sind ausgeblendet). Das entspricht > zwar auch nicht der reinen Lehre und den Empfehlungen der IC-Hersteller, > weil Vias auch schon eine zusätzliche Impedanz aufweisen. Aber diese > reine Lehre ist bei so einem FPGA garnicht realisierbar, und beschwert > hat sich über meine Art auch noch niemand, also gehe ich davon aus, dass > diese Layouts alle funktionieren. Tut mir leid dass ich dazwischenfrage, aber was ist denn die "reine Lehre und Empfehlung"? Soweit ich die Guides von TI angeschaut habe, empfehlen die genau das, die Caps auf BOT direkt in den IC Footprint zu layouten. Xilinx empfiehlt sogar nur 1 bis 2 kleine Caps pro Rail und dann große, die außerhalb des Footprints liegen.
Guest schrieb: > Tut mir leid dass ich dazwischenfrage, aber was ist denn die "reine > Lehre und Empfehlung"? Die reine Lehre (nach Meinung einiger HS-Fachleute): Stromweg zwangsweise vom Versorgungspotential über(!) den C-Pin ohne Via und mit dicker Leiterbahn von max 5..10 mm an den Versorgungspin des ICs. GND des C direkt an GND-Fläche, wenn die auf einer anderen Lage ist, 2 Vias verwenden. Sicher hab ich noch was vergessen. Im Prinzip haben alle Punkte ihre logische Begründung, aber genauso klar ist, dass in vielen Fällen nicht alle eingehalten werden können. Wäre das tatsächlich alles notwendig für die Funktion, dürfte man keine BGA-Gehäuse produzieren. Trotzdem habe ich solche "allgemeinen Design-Hinweise" schon in Datenblättern von FPGAs gefunden, ohne dass dem Schreiber aufgefallen wäre, dass eine solche Anordnung garnicht möglich ist. Aus speziellen Routing-Empfehlungen für ein bestimmtes IC kann man i.A. vernünftigere Hinweise entnehmen, denn da sind meistens Zeichnungen des empfohlenen Layouts dabei. Da fällt dann schon auf was geht und was nicht. Bei FPGAs alle Versorgungspins aussen anzuordnen würde das Problem nur auf die interne, noch weit fragilere Verdrahtung verlagern und daher verschlimmern. Im Gegenteil, die Chipdesigner verwenden gerade über die Fläche verteilte Anschlusspins, um das Versorgungs-Problem nicht selbst intern lösen zu müssen. Gruss Reinhard
Ich schrieb ja oben schon, daß sich die Seminare und die Theorie teilweise widersprechen. Der Fachmann erkennt dann aber, welchen Nachteil er in Kauf nehmen kann um dafür den größtmöglichen Vorteil zu erhalten. Ein EMV gerechtes Layout nur durch den Besuch dieser Schulungen erstellen zu können halte ich für eine gewagte These. Gerade die EMV ist auch immer ein Stück weit "schwarze Kunst". bei 12 Lagigen Boards ist es aber absolut drin dem FPGA für jede Spannung eine separate Plan zu spendieren. Diese muss ja nicht die komplette Platine einnehmen, sondern kann lokal bleiben. So hat man noch Freiheitsgrade bei anderen "Problemstellen" Aber auch mit den speziellen Emfpehlungen bin ich schon ordentlich eingestiegen. Zum Beispiel: http://www.ti.com/lit/an/snla002/snla002.pdf wer so wie hier als PCB Layout Empfehlung dargestellt (S.4), ein Differential pair routet, dem ist nicht mehr zu helfen. Aber speziell bei Schaltreglern sind die Hinweise oftmals nutzbar und hilfreich.
p.s.: Nützliche Hinweise enthält die verlinkte Application Note aber dennoch, das ist unbestritten. Man hätte sich nur das Bild auf S.4 schenken sollen.
Reinhard Kern schrieb: > Ich bringe daher die Cs immer gegenüberliegend des ICs, aber nah an den > > Pins unter Vielen Dank für den Hinweis! Ein solches Design macht schaltungstechnisch auf jeden Fall Sinn. Wie verhält es sich da mit der Sichtprüfung des BGA? Ich könnte mir vorstellen, dass die Kondensatoren beim Röntgen stören? Ich glaube auch, dass es kein "perfektes" Layout geben kann. Die Summe der vielen kleinen Fehler ist es, die am Ende Probleme machen...
Thomas--> Ein großer Trugschluss ist jetzt zu glauben, dass ALLEINE durch ein neues Layout alles besser wird. Auch das Ablöten von Bauelementen ist NICHT zielführend. Du mußt als erstes herausfinden WAS die Störungen verursacht! Also: 1. Fahre mit Deiner Platine in ein EMV-Labor 2. Mache einen komplett-Scan. 3. Schau Dir an, bei welchen Frequenzen Du Probleme hast. 4. FANGE AUF KEINEN FALL DAS BASTELN IM EMV-LABOR AN!!! 5. Lass Dir einen Spectrum Analyser mit Schnüffel-Sonden geben. 6. Lokalisiere die Störer 7. Fahre wieder heim. 8. Wenn nicht vorhanden, besorge Dir in der Firma einen Spectrum Analyser und Schnüffelsonden, ( kann man ggv. gleich im EMV-Labor leihen, wenn man nett ist) 9. BESONDERS WICHTIG: Besorge Dir ebenfalls einen HF-Verstärker ( ca. 300-600 EUR), oder leihe Dir einen aus. 10. Versuche nun durch gezielte Maßnahmen, die Störungen zu beseitigen. Deinen Erfolg kannst Du mit dem Spectrum Analyser überprüfen. 11. Erst wenn Du EINEN SICHTBAREN ERFOLG hast, fahre nochmals zur EMV und schau, ob Du jetzt die EMV bestehst. 12. ERST JETZT kannst Du über ein neues, besseres Layout nachdenken und dort ALLE EMV MAßNAHMEN einfliessen lassen. UND... kauf Dir das Buch von KEITH ARMSTRONG--> Siehe Link: http://www.cherryclough.com/EMC-for-Printed-Circuit-Boards Das ist zur Zeit meine BIEBEL. Wenn mann Sich GENAU daran hält, kommst Du locker durch die EMV!
Frank B. schrieb: > UND... kauf Dir das Buch von KEITH ARMSTRONG--> Siehe Link: > http://www.cherryclough.com/EMC-for-Printed-Circuit-Boards > Das ist zur Zeit meine BIEBEL. Wenn mann Sich GENAU daran hält, kommst > Du locker durch die EMV! Hi, was kostet das Buch? Steht nirgendwo ein Preis. Danke!
Brunnen schrieb: > was kostet das Buch? Steht nirgendwo ein Preis. http://www.lehmanns.de/shop/technik/7863772-9780955511813-emc-for-printed-circuit-boards Mit der ISBN Nr. hättest Du es auch gefunden
Ich fand dieses Werk recht erhellend: http://www.amazon.de/gp/product/3834808938/ref=oh_details_o04_s00_i00 PS: manchmal kann man per Programmierung auch einiges bewirken z.B. Sleepmodes bei externen ADC oder Temperatursensoren
Thomas Müller schrieb: > Wie verhält es sich da mit der > Sichtprüfung des BGA? Ich könnte mir vorstellen, dass die Kondensatoren > beim Röntgen stören? Vermutlich nicht mehr als der Chip selbst und die Leiterbahnen usw. - ich nehme an, dass sich so fokussieren lässt, dass man die Lötstellen scharf und die Kondensatoren als Schatten sieht. Genaueres weiss ich auch nicht, aber das kann man positiv sehen, denn wenn es an den Layouts was zu verbessern gäbe, dann würde mir das irgendwann auch ein Kunde unter die Nase reiben. Was du auch in Kauf nehmen musst: man kann nicht mehr alle Pins zum Messen herausführen. Gruss Reinhard
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