Hallo, ich hab einen externen Takt, der in den FPGA hineingeht. Ich führe den Takt in einen DCM und erzeuge daraus zwei Takte (1:1 und 1:2) für meine Logik. Der DCM hat einen Ausgang "LOCKED_OUT", der mir (wenn ich's richtig verstehe) anzeigt, daß der DCM sich zum externen Takt synchronisiert hat und die erzeugten Takte "gültig" sind, richtig? Wie gehe ich mit diesem Signal um?
1 | process (Locked, Clock) |
2 | begin
|
3 | if( Locked= '1') then |
4 | if (rising_edge(Clock)) then |
oder
1 | process (Clock) |
2 | begin
|
3 | if (rising_edge(Clock)) then |
4 | if( Locked= '1') then |
oder anders?