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"LOCKED_OUT" von DCM richtig verarbeiten?
Gast
#2650130
Hallo, ich hab einen externen Takt, der in den FPGA hineingeht. Ich führe den Takt in einen DCM und erzeuge daraus zwei Takte (1:1 und 1:2) für meine Logik. Der DCM hat einen Ausgang "LOCKED_OUT", der mir (wenn ich's richtig verstehe) anzeigt, daß der DCM sich zum externen Takt synchronisiert hat und die erzeugten Takte "gültig" sind, richtig? Wie gehe ich mit diesem Signal um?
oder
oder anders? Du kannst das auch ignorieren und beim BitGen angeben, dass das FPGA beim Konfigurieren auf das Locked des DCM warten soll. Dann rennt die Logik erst los, wenn Locked = 1 ist und du hast definierte Anfangszustände. Kannst aber auch das invertierte Locked Signal als synchronen Reset für ausgewählte Teile des Designs benutzen.
Gast
#2650265
Christian R. schrieb: >Du kannst das auch ignorieren und beim BitGen angeben, dass das FPGA >beim Konfigurieren auf das Locked des DCM warten soll. Dann rennt die >Logik erst los, wenn Locked = 1 ist und du hast definierte >Anfangszustände. Das wär natürlich cool. > Kannst aber auch das invertierte Locked Signal als synchronen Reset für > ausgewählte Teile des Designs benutzen. Das ist genau meine Frage: Darf ich LOCKED wirklich als synchrones Signal ansehen, wenn der Clock, zu dem es synchron sein soll, ggf. noch gar nicht stabil ist? Dosmo schrieb: > Das ist genau meine Frage: Darf ich LOCKED wirklich als synchrones > Signal ansehen, wenn der Clock, zu dem es synchron sein soll, ggf. noch > gar nicht stabil ist? Meiner meinung nach ja, denn das Entscheidende am Reset ist das Verlassen des reset-Zustandes. Und das ist beim Locked synchhron mit dem Takt. Wobei mir die Sache mit BitGen selbst besser gefällt, setzt aber voraus, dass der Takt nicht erst zugeschaltet wird oder ähnliches. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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