Hallo zusammen,
ich bin mit einer neuen Aufgabe betraut worden, in der es um ASICs geht.
Ich habe Erfahrung mit VHDL und habe schon eine ganze Zeit auf FPGA
Basis gearbeitet. Nun soll mein Wissen auf mixed-signal-ASICs mit
Schwerpunkt auf dem Digitalteil ausgeweitet werden.
Nun ergeben sich daraus natürlich extrem viele Unbekannte, die ich mir
nun nach und nach erarbeiten möchte. Der VHDL Entwurf ist erstmal
nahezu, wenn man ein paar Sachen beachtet, kommt man gut zurecht und
kann auch die Funktionalität gut simulieren und darstellen.
Nun fehlen aber noch grundlegende Sachen zum Systemverständnis, zur
Systemarchitektur usw.
- Wie z.B. kommuniziert der Digitalteil mit dem Analogteil
- wie funktioniert ein analoges Register
- welche Testmöglichkeiten muss man vorsehen
- wie ist die allgemeine Vorgehensweise zum fertigen Digitalteil
- was muss neben dem VHDL Code und dessen Simulation noch beachtet
werden?
- usw.
All diese Fragen sind sicher sehr spezifisch und hängen auch viel vom
eigentlichen Projekt ab.
Aber gibt es vielleicht ein Buch o.Ä. was einen zumindest zum Teil auf
diese Aufgabe vorbereiten kann? Das man zumindest eine grobe Vorahnung
hat, was auf einem zukommt, denn mit einem funktionierenden Toplevel ist
es sicher nicht getan. Wie ist der typische Designflow in dieser ASIC
Umgebung?
Mir geht es hier also nicht darum, diese Informationen zu bekommen, das
würde sicher den Rahmen dieses Forums sprengen. Es geht mir um Hinweise
und Hilfestellungen, woher man dieses Wissen bekommt und sich dann am
ersten kleinen, aber schon konkreten Projekt, selber beibringen und
vertiefen kann.
Woher haben die erfahreneren ASIC Designer ihr Wissen?
Vielen Dank!
Peter
>Woher haben die erfahreneren ASIC Designer ihr Wissen?
1. Von den erfahrenen Mitarbeitern der Firma, in der man neu anfängt.
2. Inhouse-Schulungen in der neuen Firma.
>Wie z.B. kommuniziert der Digitalteil mit dem Analogteil
Hierfür gibt es Mixed-Mode-Simulatoren, z.B. Smash (Dolphin), ELDO etc.
>welche Testmöglichkeiten muss man vorsehen
z.B. Boundary-Scan-Zellen
>wie ist die allgemeine Vorgehensweise zum fertigen Digitalteil
Verstehe ich nicht, was meinst Du?
Was ist denn ein analoges Register? Meinst du eine Kapazität?
Aua schrieb:>>Wie z.B. kommuniziert der Digitalteil mit dem Analogteil> Hierfür gibt es Mixed-Mode-Simulatoren, z.B. Smash (Dolphin), ELDO etc.
Für lange/schnelle Simulationen dienen auch Digitalmodelle, welche die
Analogfunktion möglichst genau nachbilden (z.B. für ein POR ein
Behaviour Modell, dass nach einer bestimmten Zeit den Zustand wechselt).
Die richtigen Interfaces (Pegel, Stromstärken, Transistion Time, etc.)
definierst Du in der Regel mit den Analogdesignern, resp. ist durch
Spec. vorgegeben (im Idealfall...)
>>welche Testmöglichkeiten muss man vorsehen> z.B. Boundary-Scan-Zellen
Dem Testing wir in der IC/ASIC-Welt sehr viel Gewicht zugemessen
(Stichwort DFT = Design for Testability). Als Digitaldesigner wirst Du
in einer IC-Firma aber typischerweise von (mindestens) einem
Test-Engineer unterstützt, der das Testkonzept erstellt und Dir dann
schon sagt, was Du einbauen musst.
Ein paar Stichworte dazu: Full Scan-Test (bei komplexen Systemen ev. mit
Mux/Demux Encode/Decode), zusätzliche Register für Beobachtbarkeit, BIST
(Built-in self Test) für alle Memories und eventuell auch andere grosse
Units, Z-Test, Functional Test, etc.
Kauf dir die VLSI-Bibel: Digital Integrated Cirucit Design, Hubert
Kaeslin. Dort steht so ziemlich alles drin, was man wissen muss.
Technologie, Architektur, Test, Wirtschaftliche Aspekte, Fertigung, usw.
P. M. schrieb:> Kauf dir die VLSI-Bibel: Digital Integrated Cirucit Design, Hubert> Kaeslin. Dort steht so ziemlich alles drin, was man wissen muss.> Technologie, Architektur, Test, Wirtschaftliche Aspekte, Fertigung, usw.
Und Anceau-Diagramme! ;-)
tja, wenn du von FPGA nach ASIC gehst, dann darfst du dich auch in
Zukunft um all die Sachen kuemmern, die dein bisheriger FPGA-Lieferant
fuer dich erledigt hat:
* Clock-tree
* Buffer-insertion damit zu schnelle Signale nicht durch 2 FFs im
gleichen Takt flutschen
* Was kann denn die Standard-Cell Library deines Fertigungspartners?
* Wie kann freier Platz auf dem Chip sinnvoll 'gefuellt' werden damit du
bei einem Redesign hoffentlich mit einer Verdrahtungsaenderung auskommst
(Stichwort ECO, engineering change order)
* Wie oben schon erwaehnt: Testbarkeit!
* Welche Zusatzlogik baust du ein, um bestimmte Features
ein-/ausschaltbar zu machen (du kannst dann nicht mehr einfach
reflashen! Aber vlt. mit einer gewissen Programmierbarkeit deines
Designs deinen Arsch/das Silizium retten)
* Und tausende andere Dinge, speziell im Bereich des 'physical designs'
...
Im Ernst: Ohne Leute mit Erfahrung stehen die Chancen gut, dass der
erste Schuss ein Reinfall wird...
