Pinbelegung vom Schaltplan in ISE zurück

[woko (Gast)]

Hallo. Wir benutzen Xilinx ISE Webpack für die FPGA Entwicklung und 
Dxdesigner/PADS als Layouttool. Wie bekommt ihr die Netze/IOs vom einen 
zum anderen Tool, so dass man konsistent bleibt? Aktuell gehts händisch 
bzw. habe ich ein Makro im PADS erstellt, das ein UCF ausgibt...

sg,
Wolfgang

[Duke Scarring (Gast)]

woko schrieb:
> Wie bekommt ihr die Netze/IOs vom einen
> zum anderen Tool, so dass man konsistent bleibt?
Manuell.
Das FPGA-Design ist ja bei kleinen Fehlern schnell geändert.

> Aktuell gehts händisch
> bzw. habe ich ein Makro im PADS erstellt, das ein UCF ausgibt...
Das klingt doch schonmal nach einem brauchbaren Ansatz.

Duke

P.S.:
Ich sehe auch immer ein paar Pins als Reserve vor. Die werden auf der 
Platine zu einem Testheader geführt. Noch GND und VCC dran und schon muß 
man bei einem Änderungswunsch nicht gleich die ganze Platine neu machen.