Hallo,
ich hab ein grundsätzliche Verständnisproblem:
In einem FPGA-Projekt habe ich zwei asynchrone Taktdomänen und möchte
einen std_logic_vector von der einen Taktdomäne (ich nenne sie "TD1") in
die andere ("TD2") übergeben.
1. Versuch:1 | signal x_TD1 : std_logic_vector(7 downto 0);
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3 | Proc_TD1 : process (Clk_TD1)
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4 | begin
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5 | if (rising_edge(Clk_TD1)) then
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6 | x_TD1 <= ...
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7 | end i;
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8 | end process;
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10 | Proc_TD2 : process (Clk_TD2)
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11 | begin
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12 | if (rising_edge(Clk_TD2)) then
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13 | if (x_TD1 = ...) then
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14 | ...
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15 | end if;
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16 | end i;
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17 | end process;
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Jetzt denke ich, dass dies nicht sauber funktionieren kann, da die
Taktflanken regelmäßig so ungünstig zusammenfallen werden, dass Proc_TD1
gerade auf x_TD1 schreibt, während Proc_TD2 von x_TD1 liest. Ich denke
mal, dass Proc_TD2 in diesem Fall ein paar neue und ein paar alte Bits
in x_TD1 vorfindet.
Daher meine Fragen:
1. Hilft es, ein zusätzliches Register als "Synchronisierungsschritt" in
Proc_TD2 einzubauen?
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2 | Proc_TD2 : process (Clk_TD2)
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3 | begin
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4 | if (rising_edge(Clk_TD2)) then
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5 | x_TD2 <= x_TD1;
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6 | if (x_TD2 = ...) then
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7 | ...
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2. Wenn das Register hilft, warum hilft es? Müsste denn nicht x_TD2
genauso einen ungültigen Inhalt enthalten, wenn es zum falschen
Zeitpunkt von x_TD1 liest?
3. Wie macht man das korrekt?
Danke für Eure Hilfe.
