Verwaltung mehrerer VHDL Files

[Phil (Gast)]

Hallo,
ich habe mal eine Frage zur Verwaltung von VHDL Files. Ich habe ein 
mittlerweile ziemlich umfangreiches Projekt in dem ich knapp 25 VHDL 
Files mit genausovielen Modulen eingebunden habe. Langsam habe ich die 
Angst, dass ich die Übersicht über das System verliere. Es gibt 
bestimmte Teile in dem Projekt die bereits als Einheit abgeschlossen 
sind. Ich habe dann die einzelnen Module in einem neuen Modul 
zusammengefasst um dieses dann in dem Projekt wieder einzubinden.
Dazu hätte ich jetzt die Frage wie man normalerweise vorgeht wenn man 
umfangreiche Projekte hat. Gibt es die Möglichkeit, die Module 
zusammenzufassen in einer Art Bibliothek? Oder hat jemand eine Art Style 
Guide für mich, wie ich bei umfangreicheren Projekten die Strukturierung 
vornehmen kann?
Danke.

Phil

[Duke Scarring (Gast)]

Phil schrieb:
> Gibt es die Möglichkeit, die Module
> zusammenzufassen in einer Art Bibliothek?
Ja gibt es. Nennt sich library
Du arbeitest schon damit. Die Standardeinstellung lautet work.

Hier ein Beispiel, um mit Modelsim etwas in eine andere Bibliothek zu 
compilieren:

 
vcom -work new_lib lib_stuff.vhd

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Phil schrieb:
> Ich habe ein mittlerweile ziemlich umfangreiches Projekt in dem
> ich knapp 25 VHDL Files mit genausovielen Modulen eingebunden habe.
Ist das tatsächlich nötig, oder hast du entsprechend der "reinen Lehre" 
jeden kleinen Zähler, Addierer und Multiplexer in ein eigenes Modul 
versteckt? Wieviele Codezeilen haben diese Module?

> Gibt es die Möglichkeit, die Module zusammenzufassen in einer Art
> Bibliothek?
Ja (such mal nach package), aber vorher musst du die obige Frage 
beantworten.

[Vanilla (Gast)]

Phil schrieb:
> ziemlich umfangreiches Projekt in dem ich knapp 25 VHDL
> Files mit genausovielen Modulen

Naja ziemlich umfangreiches Projekt würd ich das jetzt nicht betiteln, 
wenn wir noch ne 0 hinten anhängen,ok...

Was versprichst Du Dir davon das in eine Bibliothek zu stecken? Erhöht 
sich dann die Übersicht?
die Übersicht erhöhst Du eher durch aussagefähige Modulnamen, 
aussagefähige Signalnamen und ggfls. mit Kommentaren versehenen und 
gegliederten  Funktionsprototypen.
Wenn das nicht reicht eine sorgfältige Dokumentation.

Bibliotheken machen imho nur in Hinsicht Reuse Sinn, oder gibt es hier 
andere Erfahrungen?

Gruß

Vanilla

[Robert K. (Firma: Projektleiter Medizinsoftware) (robident)]

ich glaube, die Frage des TE dreht sich eher um Entity-Verwaltung und 
Versionsverwaltung.

[Weltbester FPGA-Pongo (Gast)]

Lothar Miller schrieb:
> Ja (such mal nach package),

packages nehme ich ausschliesslich für die Simulation

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Weltbester FPGA-Pongo schrieb im Beitrag #2756445:
> packages nehme ich ausschliesslich für die Simulation
Soso.
Wie war das nochmal mit ieee.std_logic_1164.all?
Und ieee.numeric_std.all?
Undsoweiterundsofort?

Klar, du wolltest schreiben:
Eigene packages nehme ich ausschliesslich für die Simulation

Dann würde ich dich aber fragen:
Warum nur für die Simulation?