Signalweitergabe in Komponenten

[mc.cm (Gast)]

hi,
ich arbeite heute das erste mal mit VHDL, darum verzeihe man mir bitte 
wissenstechnische Unzulänglichkeiten.

Also mein Problem:
Ich habe zwei Komponenten aus denen ich meine Schaltung basteln will.
Allerdings verstehe ich nicht, wie ich sie verknüpfen soll. Mein 
bisheriger Versuch spuckt nur Murks aus (UU - Signal).

architecture XY of YX is
 component Komponente_1
  generic( N : positive := 8);
 port (
  B : out std_logic_vector( N-1 downto 0));   
 end component;

 componente Komponete_2
  generic( N : positive := 8);
 port (
     A : in std_logic_vector( N-1 downto 0));   
 end component;

 signal kmpl_b : std_logic_vector(N-1 downto 0);

 begin
  K1: Komponente_1 port map (B => kmpl_b);
  K2: Komponente_2 port map (A => Kmpl_b);

 end XY

stimmt das etwa nicht?
lg

[Christian R. (supachris)]

Naja, das Ausgangssignal der Komponente_1 ist offenbar uninitialisiert, 
deswegen das 'U'. Was genau beinhalten denn die Komponenten, speziell 
die _1?

[mc.cm (Gast)]

Nun ja Ich will einen ADDER/SUBBER bauen, der ja nachdem ob ne '1' oder 
'0' anliegt addiert bzw subtrahiert.
dh. ich brauche:
1. Komplementer.
2. Ripple Carry Adder.
einzeln funktionieren sie ja auch, aber wenn ich sie anwenden will kommt 
Schund raus.

also das uu-bedeutet, dass meine Signale nicht durchgereicht/verarbeitet 
werden?

[Christian R. (supachris)]

uu bedeutet uninitialisiert, also niemand "schreibt" etwas auf das 
Signal, es hängt quasi in der Luft jedenfalls zu dem Zeitpunkt, zu dem 
das u angezeigt wird. Ohne deinen Vollständigen Code kann man aber nicht 
viel sagen.

[dito (Gast)]

Aber die Kompilierung ist erfolgreich?

Ich hätte jetzt spontan vermutet, dass das N hier nicht bekannt ist.

signal kmpl_b : std_logic_vector(N-1 downto 0);

Aber vielleicht irre ich mich da auch.

Ansonsten schau mal beim Start der Simultation nach, ob die beiden 
Unterkomponenten Komponente_1 und Komponente_2 auch tatsächlich gebunden 
sind.

[mc.cm (Gast)]

danke, das wars, er hat die Komponente, die das Komplement bilden soll 
nicht mit gebunden :)
da fragt man sich ob man weinen oder lachen soll...

[Duke Scarring (Gast)]

mc.cm schrieb:
> Nun ja Ich will einen ADDER/SUBBER bauen, der ja nachdem ob ne '1' oder
> '0' anliegt addiert bzw subtrahiert.
Brauchst Du das für die Schule/Uni oder für Dich?

Im zweiten Fall macht man das ungefähr so (ohne tausend verschiedene 
Unterkomponenten):

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

...

  signal select : std_ulogic;
  signal a      : unsigned(7 downto 0);
  signal b      : unsigned(7 downto 0);
  signal result : unsigned(7 downto 0);

...

  if select = '1' then
    result <= a + b;
  else
    result <= a - b;
  end if;

...

Duke