ADC Auslesen?

[Thomas (Gast)]

Hallo Zusammen,

für ein Projekt muss ich mit einem FPGA (Altera Cyclone III) einen ADC 
auslesen. Dabei handelt es sich um den ADS1675 von Texas Instrument. 
Dieser hat ein rel. einfaches Interface:

Nachdem die Wandlung begonnen hat, muss man auf einen Puls auf der DRDY 
(Data Ready) Leitung warten. Ab da an werden die Datenbits mit der SCLK 
seriell ausgegeben. Leider kann ich dem Datenblatt nicht entnehmen, ob 
die Daten bei steigendem oder fallendem Clock-Signal gültig sind.

Hier das Datenblatt:
http://www.ti.com/lit/ds/symlink/ads1675.pdf

(Ich benutze das Gerät übrigens im lvds-Modus/High-Speed Modus).


Auf Seite 7, Figure 1 sieht man das Timing Diagramm für den seriellen 
Verlauf. Gehe ich richtig in der Annahme, das hier bei sinkender 
Taktflanke die Daten auszulesen sind?
Weiter unten im Datenblatt gibt es Details über die Serielle 
Schnittstelle, jedoch finde ich keinerlei Hinweise auf die entsprechende 
Flanke. (Seite 23, "Serial Interface").

Ich habe mal eine Simulation meines VHDL-Files gemacht (mit nur 8 Bit). 
So stelle ich mir zur Zeit die serielle Schnittstelle vor. Würdet ihr 
mir da zustimmen?

Viele Grüße,
  Thomas

[Duke Scarring (Gast)]

Thomas schrieb:
> Auf Seite 7, Figure 1 sieht man das Timing Diagramm für den seriellen
> Verlauf. Gehe ich richtig in der Annahme, das hier bei sinkender
> Taktflanke die Daten auszulesen sind?
Ja.

> Leider kann ich dem Datenblatt nicht entnehmen, ob
> die Daten bei steigendem oder fallendem Clock-Signal gültig sind.

Es ist etwas unglücklich gezeichnet.
Die Periodendauer von SCLK beträgt minimal ca. 10 ns.
Bei der steigenden Flanke von SCLK werden DRDY und DOUT geändert und 
sind spätestens nach 3 bzw. 2,5 ns gültig.
Wenn Du also am FPGA die fallende Flanke von SCLK siehst, sind die 
Signale DRDY und DOUT seit mindestens 2,5 ns gültig.

Duke