Vielleicht täusche ich mich, aber mir scheint deine Denkweise passt noch
zu diskreter Logik.
Mit FPGA/CPLDs testet man anders.
Dabei unterscheidet mam zwischen Testen und Verifikation.
Mit Verifikation wird überprüft, dass das Design korrekt ist, d.h, wenn
der Pin A kommt, geht Pin B hoch.
Dies betrifft das innere Verhalten des FPGAs/CPLDs.
Dies macht man nur einmal, während der Entwicklungsphase.
Beim Testen wird die Hardware auf Fehler überprüft, also ob keine
Kurzschlüsse oder Unterbrüche vorhanden sind.
Man geht davon aus, dass der Baustein funtioniert, weil er vom
Hersteller schon getestet wird.
Man braucht deshalb am CPLD nur testen, ob die Eingangssignale korrekt
in das CPLD hineingehen und ob die Ausgänge des CPLDs nicht durch einen
Kurzschluss oder sonstigens behindert sind.
Wir laden meist in das CPLD ein Testdesign, das jeweils einen bestimmten
Eingang auf einen bestimmten Ausgang verbindet. Dann wird am Eingang
gewackelt und der Ausgang überprüft. Damit ist garantiert, das dieser
Eingang und dieser Ausgang korrekt funktionieren.
Man braucht also nicht alle möglichen Testvektoren am CPLD anlegen um zu
sehen wie das CPLD reagiert, weil dies in der Verifikationsphase schon
überprüft wurde.
