Xilinx ISE Schematic und mehrere Leitungen

[Christian M. (fpga-fan)]

Hallo zusammen,

ich habe ein Digilent Genesys FPGA Board geschenkt bekommen, leider 
wusste der Gutmeinende nicht, dass ich bisher nur mit AVR Prozessoren 
herum gebastelt habe. So versuche ich mich nun in FPGA einzuarbeiten und 
stoße bereits beim Zeichnen einer Schaltung bei kleinsten Themen auf 
Widerstand:

Ich habe ein UND Gatter gezeichnet und den Ausgang auf eine der auf dem 
Board vorhandenen LED's gelegt (auf LOC AG8). Wenn ich nun versuche 
diesen Ausgang zusätzlich auf einen der Steckbrücken / Ausgänge zu legen 
(z.B. auf LOC AD11), dann erscheint die Meldung, dass dieser NET bereits 
einen LOC Eintrag besitzt (den der LED).

Kann man denn nicht ein Signal auf mehrere PIN's legen? Muss ich einen 
Leitungsbuffer dazwischen zeichnen? Oder geht es auch irgendwie anders - 
sparsamer?

Xilinx ISE 14.2

[Christian R. (supachris)]

Ein gut gemeinter Rat: Vergiss die Schaltplan-Eingabe ganz schnell und 
nutze VHDL oder Verilog.

Wenn´s unbedingt Schaltplan sein muss, kannst du eine Leitung mit einem 
BUF auf weitere verteilen, hinter dem BUF dann einen anderen Namen 
geben.

[Christian M. (fpga-fan)]

Ja, danke Dir. Ich werde um VHDL oder Verilog nicht herum kommen, ich 
möchte einfach mal mit etwas einfachem beginnen...

Das mit dem BUF funktioniert schon mal. Würde man in VHDL oder Verilog 
um dieses zusätzliche Gatter herum kommen?

[Klaus (Gast)]

Christian Müller schrieb:
> Das mit dem BUF funktioniert schon mal. Würde man in VHDL oder Verilog
> um dieses zusätzliche Gatter herum kommen?

Ja. Da würdest du einfach ein weiteren Port mit anderem Namen 
deklarieren, und dem das selbe Signal zuweisen.

[Christian M. (fpga-fan)]

Danke Euch beiden, ich schau mir noch die Simulation an und dann taste 
ich mich mal an das VHDL heran. Dann kommen bestimmt weitere Threads, 
dann kann man diesen mal schliessen.