balancierte Pipeline

Andreas Seitel Gast #2801550
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Hallo,
Was versteht man genau unter einer balancierten Pipeline? Bedeutet es, 
dass alle Stufen (fetch, decode,execute, writeback zb) immer ausgelastet 
sind und keine stufe leer läuft während eine andere stark am arbeiten 
ist?

welche Auswirkungen hat eine unbalancierte Pipeline-Architektur?

danke
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Sarah Jewo Gast #2801876
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user schrieb:
> balancierte pipeline bedeutet, das die laufzeit der gatter in jeder
> pipeline-stufe gleich ist

so und jetzt richtig:

... dass

a) die zahl der Taktzyklen in der Stufe gleich ist (ideal 1) und damit

b) die zahl der parallelen Stufen dazu passt (siehe multi cycle) und

c) die anordnung paralleler Stufen so vorgenommen wird, dass Punkt a) 
erreicht wird
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Fritz J. #2802181
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Sarah Jewo schrieb:
> user schrieb:
>> balancierte pipeline bedeutet, das die laufzeit der gatter in jeder
>> pipeline-stufe gleich ist
>
> so und jetzt richtig:
>
> ... dass
>
> a) die zahl der Taktzyklen in der Stufe gleich ist (ideal 1) und damit
>
> b) die zahl der parallelen Stufen dazu passt (siehe multi cycle) und
>
> c) die anordnung paralleler Stufen so vorgenommen wird, dass Punkt a)
> erreicht wird

a) soll wohl heissen "in den Stufen"
Die Festlegung auf Taktzyklen als Zeitnormal ist nach meinen recherchen 
nicht zwingend. Allgemein staht da Laufzeit pro Pipeline stage. Die engl 
WP kann man so lesen, das balanced pipelines notwendig sind für 
ungebufferte pipelines. 
http://en.wikipedia.org/wiki/Pipeline_%28computing%29#Buffered.2C_asynchronous_pipelines.

Das eine Pipelinestage auch in mehr als einem Takt abgearbeitet wird wie 
die Klammerbemerkung suggeriert ist mir noch nicht untergekommen und 
halte ich wegen der möglichen timing Verletzungen für nicht 
wünschenswert. Möglicherweise sind hier mehrere überlappende Takte 
gemeint, das ist aber bei FPGA's und heute generell nicht 
üblich/möglich/nötig.
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