Rechnen mit STD_LOGIC_UNSIGNED

[Bronco (Gast)]

Mir ist ja bekannt, daß man mit NUMERIC_STD rechnen soll, aber nehmen 
wir mal an, ich würde dazu gezwungen, mit STD_LOGIC_UNSIGNED zu rechnen.

Nun finde ich einen Code wie

signal A : std_logic_vector(3 downto 0);
signal B : std_logic_vector(5 downto 0);
signal C : std_logic_vector(7 downto 0);
(...)
  if (A + B = C) then
(...)

und frage mich: Wie macht STD_LOGIC_UNSIGNED das genau?
Werden A und B mit '0' auf die Breite von C erweitert?
Oder werden B und C auf die Breite von A beschnitten?
Wie bzw. wo ist das spezifiziert?

Wo könnte ich dann das genaue Verhalten von STD_LOGIC_UNSIGNED 
nachlesen?

[Spartanius (Gast)]

Ich habe mir irgendwann mal ein ModelSIM design gemacht, das einige 
Beispiele enthält, wie man umrechnet, erweitert und richtig abschneidet.

[Stachele (Gast)]

Ja und?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bronco schrieb:
> und frage mich: Wie macht STD_LOGIC_UNSIGNED das genau?
Sieh dir einfach mal den Quelltext des entsprechenden Packages an...
http://www.csee.umbc.edu/portal/help/VHDL/stdpkg.html

> Wie bzw. wo ist das spezifiziert?
Definiert von Synopsys und als Standard anerkannt vom IEEE...
http://www.cs.sfu.ca/~ggbaker/reference/std_logic/

[Duke Scarring (Gast)]

Bronco schrieb:
> Werden A und B mit '0' auf die Breite von C erweitert?
Nein.

> Oder werden B und C auf die Breite von A beschnitten?
Ja, irgend sowas. Und vor allem ohne Warnung.
Damit kann man sich schön ins Knie schießen :-(

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity tb is
end entity tb;

architecture testbench of tb is

    signal A : std_logic_vector(3 downto 0);
    signal B : std_logic_vector(5 downto 0);
    signal C : std_logic_vector(7 downto 0);
    
begin

    process
        variable expected_result : integer;
        variable ok : boolean;
    begin
        for a_in in 0 to 15 loop
            for b_in in 0 to 63 loop

                expected_result := a_in + b_in;
                
                a <= conv_std_logic_vector( a_in, 4);
                b <= conv_std_logic_vector( b_in, 6);
                c <= conv_std_logic_vector( expected_result, 8);

                wait for 1 ns;

                if (a + b = c) then
                    ok := true;
                else
                    report "Oh oh: not equal! " & integer'image( conv_integer(a + b)) & " /= " & integer'image( conv_integer(c));
                    ok := false;
                end if;
                
                wait for 10 ns;

            end loop;
            
        end loop;
        wait;
    end process;

end architecture testbench;

Duke

[Bronco (Gast)]

Okay, danke!

[Andreas U. (Gast)]

Auch ich habe mich da immer mal wieder getäsucht. Da werden plötzlich 
Ergebnisse in höhere Bitvektoren geschoben, wenn die Breite nicht 
stimmt, wobei eigentlich beim Abschneiden die niederen zugeweisen werden 
sollten.