Prozedur mt variablen Ports

[DuArte (Gast)]

Hallöchen,

ich habe mal eine Frage an das Forum:


Wie schaffe ich es, in einer Prozedur ein Ausgangsport generisch zu 
halten?



Beispiel:

procedure TEST ( 
   signal Ausgang : out std_logic_vector(7 downto 0) 
)
is
begin
    Ausgang <= x"77";
end TEST;

Nun möchte ich die Vektorbreite variabel halten, also z.B. 16bit.


Geht dann sowas:

procedure TEST ( 
   signal Ausgang : out std_logic_vector
)
is
begin
    Ausgang <= x"7778";
end TEST;

Die Frage ist also, ob ich den Vektor constrainen muss oder nicht?


LG, DuArte

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

DuArte schrieb:
> Die Frage ist also, ob ich den Vektor constrainen muss oder nicht?
Nein, musst du nicht. Sieh dir einfach mal ein paar 
Bibliotheksfunktionen an, denen du Vektoren übergeben kannst.
Aus der numeric_std z.B. to_integer():

function TO_INTEGER(ARG: UNSIGNED) return NATURAL is
constant ARG_LEFT:INTEGER:= ARG'length-1;
alias XXARG:UNSIGNED(ARG_LEFT downto 0) is ARG;
variable XARG:UNSIGNED(ARG_LEFT downto 0); 
variable RESULT: NATURAL:= 0;
variable w : INTEGER:= 1;  -- weight factor
begin
  if (ARG'length<1) then
    assert NO_WARNING
    report "numeric_std.TO_INTEGER: null arg"
    severity warning;
    return 0;
    end if;
  XARG:= TO_01(XXARG);
  if (XARG(XARG'left)='X') then
    assert NO_WARNING
    report "numeric_std.TO_INTEGER: metavalue arg set to 0"
    severity warning;
    return 0;
    end if;
  for i in XARG'reverse_range loop
    if XARG (i) = '1' then
      RESULT:= RESULT + w;
      end if;
    if (i /= XARG'left) then w := w + w;
      end if;
    end loop;
  return RESULT;
  end TO_INTEGER;

Quelle: 
http://www.csee.umbc.edu/portal/help/VHDL/packages/numeric_std.vhd

[DuArte (Gast)]

Oki, danke für die Info

DuArte