Forum: FPGA, VHDL & Co. Timings Constraints - Entwicklungsprozess


von Ben (Gast)


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Hallo zusammen.

Ich hätte eine Frage zum allgemeinen VHDL Entwicklungsprozess bzgl. 
Timing Constraints mit Xilinx ISE.
Was ist sinnvoll was nicht?


Problem:
- Wir erstellen immer wieder IP-Cores die in unterschiedlichen Projekten 
verwendet werden können (Bus-Zugriffe, Baustein Kommunikationen, ...)
- Bisher war es so, dass die Timing Constraints immer für das gesamte 
Projekt vergeben wurden.
D.h. der Entwickler welcher die IP-Cores einssetzt, muss sich das für 
jeden IP-Core noch einmal überlegen.


Lösung:
Mir schwebt eine Lösung vor bei der:
- Jeder IP Core Entwickler die Constraints dafür definiert und in einem 
eigenen ucf file ablegt.
- Ein neues Projekt verwendet sowohl den IP-Core selber als auch das 
dazugehörige ucf file. Damit hat ein ISE Projekt mehrere ucf Files.


Fragen:
- Ist das ein sinnvoller Weg?
- Wie macht ihr das?
- Wie lassen sich die constraints definieren, so dass sie von ISE 
wirklich eindeutig zugeordnet werden können. Dies sollte natürlich immer 
funktionieren, auch wenn ISE

die Namen abändert.
   - Tags
   - Labels
   - eindeutige Namenskonventionen
   - spezielle Parameter in den ucf Files
   - ...


Besten Dank für euren Input.
Wäre super wenn hier ein paar Ideen zusammenkommen würden.

Ben

von DuArte (Gast)


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Träumen darf man ja ...

von Jenaer (Gast)


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DuArte schrieb:
> Träumen darf man ja ...
nun ja, welche constraints willst Du den IP cores zuweisen?

timing? - hängt vom Baustein und der Anwendung ab
placing? - hängt vom Baustein ab
pinning? - hängt von der Anwendung ab

Der coregen generiert die UCFs für die Cores ja auch i.A. des Bausteins 
und der App, z.B. beim MBC.

von Ben (Gast)


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Jenaer schrieb:
> DuArte schrieb:
>> Träumen darf man ja ...
> nun ja, welche constraints willst Du den IP cores zuweisen?

Ja, es geht mir eigentlich nur um die Timing Constraints.

Hat keiner eine Idee oder einen Vorschlag?

Ben

von Bongo (Gast)


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Ja, deine Idee ist schon gut. Du musst das nur durchziehen ;-) Für jedes 
Modul, das spezielle constraints braucht, eine ucf bzw. sdc Datei. Und 
dann noch eine auf Toplevelebene für alle Contraints die mit externen 
Interfaces zusammen hängen.

Kann man machen :)

von Bodo M. (bodo-m)


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Hallo.

Ich persönlich finde, dass man seine Ideen doch selber erarbeiten und 
programmieren sollte und nicht auf die dumme Tour kommen so zu fragen 
wie Du.
Oder hast Du schon etwas "anzubieten"?

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