Timings Constraints - Entwicklungsprozess

Hallo zusammen.

Ich hätte eine Frage zum allgemeinen VHDL Entwicklungsprozess bzgl. 
Timing Constraints mit Xilinx ISE.
Was ist sinnvoll was nicht?


Problem:
- Wir erstellen immer wieder IP-Cores die in unterschiedlichen Projekten 
verwendet werden können (Bus-Zugriffe, Baustein Kommunikationen, ...)
- Bisher war es so, dass die Timing Constraints immer für das gesamte 
Projekt vergeben wurden.
D.h. der Entwickler welcher die IP-Cores einssetzt, muss sich das für 
jeden IP-Core noch einmal überlegen.


Lösung:
Mir schwebt eine Lösung vor bei der:
- Jeder IP Core Entwickler die Constraints dafür definiert und in einem 
eigenen ucf file ablegt.
- Ein neues Projekt verwendet sowohl den IP-Core selber als auch das 
dazugehörige ucf file. Damit hat ein ISE Projekt mehrere ucf Files.


Fragen:
- Ist das ein sinnvoller Weg?
- Wie macht ihr das?
- Wie lassen sich die constraints definieren, so dass sie von ISE 
wirklich eindeutig zugeordnet werden können. Dies sollte natürlich immer 
funktionieren, auch wenn ISE

die Namen abändert.
   - Tags
   - Labels
   - eindeutige Namenskonventionen
   - spezielle Parameter in den ucf Files
   - ...


Besten Dank für euren Input.
Wäre super wenn hier ein paar Ideen zusammenkommen würden.

Ben