Mehrere PLL's von einem CLK-pin

[Tim (Gast)]

Hallo zusammen!

Ich habe vor kurzem versucht auf Altera DE1-Board 2 Takte aus 50MHz
mittels PLL zu erstellen: 90MHz und 65MHz. Mit einem PLL ging es nicht.
Kaskadierung bei Cyclone 2 geht nicht und 2 PLL's von 1 CLK-Pin zu
versorgen ging auch nicht.

Wie sieht es mit Cyclone 3 / Spartan 6 aus? Geht sowas?

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tim schrieb:
> Ich habe vor kurzem versucht auf Altera DE1-Board 2 Takte aus 50MHz
> mittels PLL zu erstellen: 90MHz und 65MHz. Mit einem PLL ging es nicht.
Warum nicht?
Wie sah der Versuch aus?

[P. K. (pek)]

Lothar Miller schrieb:
>> Ich habe vor kurzem versucht auf Altera DE1-Board 2 Takte aus 50MHz
>> mittels PLL zu erstellen: 90MHz und 65MHz. Mit einem PLL ging es nicht.
> Warum nicht?

Das KGV von 90 MHz und 65 MHz ist 1170 MHz. Wenn Du jetzt die 50 auch 
noch reinkreigen willst, bist Du schon bei 5.85 GHz. Sieht wirklich 
etwas schwierig aus, das mit einer einzigen PLL zu erschlagen...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter K. schrieb:
> das mit einer einzigen PLL zu erschlagen...
Das ist ja auch augenscheinlich nicht das Ziel, denn in der Überschrift 
geht es um mehrere PLLs. Und da ginge ausgehend von 50MHz was bei 450MHz 
und 650MHz...

[P. K. (pek)]

Lothar Miller schrieb:
> Das ist ja auch augenscheinlich nicht das Ziel

Naja, er erwähnt das beides nicht ging, also war es durchaus sein 
ursprünglichges Ziel eine für alles zu benutzen, was aus obenstehenden 
Gründen tasächlich nicht funktionieren wird. Und etwas Verständnis, 
warum es mit einer PLL nicht geht, kann nicht schaden.

>> Mit einem PLL ging es nicht.
>> Kaskadierung bei Cyclone 2 geht nicht und 2 PLL's von 1 CLK-Pin zu
>> versorgen ging auch nicht.

[Neuinbibi (Gast)]

Peter K. schrieb:
> Das KGV von 90 MHz und 65 MHz ist 1170 MHz.
Bei FPGAs kenne ich mich noch nicht so gut aus, aber man kann doch 
sicher aus der ersten PLL einen Takt erzeugen, der durch die PLL 
hindurch geht und dann mit 2 Oszillatoren arbeiten.

50*18=900, 900/10=90 und 50 * 13 / 10

Oder man gibt aus der ersten PLL auch noch 15 MHz aus und hängt die 2. 
hinten dran:

15*13=195, 195/3 = 65
30*13=380, 380/6 = 65

[Sigi (Gast)]

Neuinbibi schrieb:
>Bei FPGAs kenne ich mich noch nicht so gut aus, aber man kann doch
>sicher aus der ersten PLL einen Takt erzeugen, der durch die PLL
>hindurch geht und dann mit 2 Oszillatoren arbeiten.

PLLs im CycloneII lassen sich leider nur von ClockPins direkt
betreiben. Soll Quarz mehrere PLLs ansteuern, dann muss er
über mehrere Pins ins FPGA geführt werden.

[Klaus (Gast)]

Sigi schrieb:
> PLLs im CycloneII lassen sich leider nur von ClockPins direkt
> betreiben. Soll Quarz mehrere PLLs ansteuern, dann muss er
> über mehrere Pins ins FPGA geführt werden.

Tim schrieb:
> Wie sieht es mit Cyclone 3

Mit dem Cyclone III dagegen ist das überhaupt kein Problem.

[Christian R. (supachris)]

Tim schrieb:
> Wie sieht es mit Cyclone 3 / Spartan 6 aus? Geht sowas?

Beim Spartan 6 geht das meines Wissens auch, man muss nur den BUFG 
manuell instalziieren und danach erst aufsplitten an die PLL/DCM.