Xilinx ISE Design Summary

[xilinx user (Gast)]

Hallo,

ich nutze seit einiger Zeit die Xilinx ISE Design Suite. Wenn ich ein 
Projekt erstellt habe dieses dann im Projekt Navigator öffne, dann 
erscheint eine Design Summary unter anderem mit folgenden Punkten:

- Number of Slices
- Number of Slice Flip Flops
- Number of 4 input LUTs
- Number of bonded IOBs
- Number of MULT18X18SIOs
- Number of GCLKs

Ich meine gelesen zu haben, dass je nachdem welchen FPGA man benutzt, 
die Definition von Slices und Look Up Tables (aus wievielen Logik-Zellen 
diese bestehen, aus wievielen Slices diese zusammen gesetzt werden) eine 
andere sein kann. Kann man diese Informationen aus dem jeweilgen 
Datenblatt des FPGA's entnehmen?

Und was muss man genau unter bonded IOB's verstehen? Was passiert, wenn 
der Wert bei über 100 % liegt?

Vielen Dank

[Christian R. (supachris)]

xilinx user schrieb:
> Kann man diese Informationen aus dem jeweilgen
> Datenblatt des FPGA's entnehmen?

Genau, da steht drin, weiviele FlipFlops und LUTs auf einem Slice sind.

xilinx user schrieb:
> Und was muss man genau unter bonded IOB's verstehen?

Das sind die I/O Pins für die du angegeben hast, wo genau sie liegen 
(also im UCF).

xilinx user schrieb:
> Was passiert, wenn
> der Wert bei über 100 % liegt?

Dann braucht dein Design mehr I/Os als der FPGA zu bieten hat.

[Petro (Gast)]

xilinx user schrieb:
> Kann man diese Informationen aus dem jeweilgen
>
> Datenblatt des FPGA's entnehmen?

Nein, denn das Lesen des DB ist verboten. jedenfalls scheint mir das so, 
wenn ich so manche Frage in Foren lese ...

Christian R. schrieb:
> Dann braucht dein Design mehr I/Os als der FPGA zu bieten hat.

Das schlägt dann aber im Mapper auf.

Die Zahl der I/Os ist niemals grösser, als 100%.