Cyclone III Loopthrough

Josh schrieb:
> Hat jemand eine Idee?

deren viele...

1) Pin-Assignement korrekt?
2) Was sagt die Simulation
3) Ist der richtige Clock an der PLL angeschlossen und locked die PLL?

Vanilla schrieb:
> 1) Pin-Assignement korrekt?
> 2) Was sagt die Simulation
> 3) Ist der richtige Clock an der PLL angeschlossen und locked die PLL?

Hey, danke für die schnelle Antwort:
1) Habe das Pin- Assignement aus dem Beispiel von Bitec übernommen und 
nochmal kontrolliert. Das scheint in Ordnung zu sein.
2) Soweit bin ich ehrlich gesagt noch nicht, habe mich mit dem Simulator 
noch nicht beschäftigt =(
3) Die 125MHz Clock ist angeschlossen und kontrolliert. Die liegt am 
Eingang der PLL an. Locked ist high.

Gruß

Nur mal für die Glaskugel:

Um welches Videosignal handelt es sich denn?

Wenn Output nichts ausgibt, dann heißt es, dass Input Format nicht mit 
dem Ausgangs-Format übereinstimmen.
Bei Clocked-Input/Output kannst Du die internen Register auslesen 
(Auflösung, ob es überhaupt anläuft oder nicht, Stand des FIFOs). Das 
solltest Du als erstes machen.
Mache lieber mit dem Test-Patterngenerator am Ausgang zuerst, wenn das 
dann läuft, klickst Du den Input dazu.

Noch ein Tipp: die Größe der internen Fifos ist manchmal sehr wichtig! 
Aber auch den Startwert, an dem z.B. der Output anfängt die Daten 
auszugeben!

Grüße,
Kest

Joe:
> Um welches Videosignal handelt es sich denn?
WSXGA+

Kest schrieb:
> Mache lieber mit dem Test-Patterngenerator am Ausgang zuerst, wenn das
> dann läuft, klickst Du den Input dazu.
Gesagt getan. Leider habe ich noch das gleiche Problem.
Ich habe das ganze mal in den Anhang gepackt.

Pixel fifo size habe ich auf 1680
fifo level at which to start output ist 1679

Danke euch

Woher weißt Du, dass nichts ausgegeben wird? Sicher, dass DVI_Out 
eigentlich ein Input ist?

Andere Sachen: also Video-Clk muss vom DVI Input kommen! Nicht aus der 
PLL. Die Frequenz des clk-Eingangs muss bei über 125 MHz sein -- zur 
Zeit ist es direkt mit dem CLK Pin verbunden (keine Ahnung, welche 
Frequenz...)
Video Clock für den Ausgang muss auch vom DVI-Input kommen...

Kest

Kest schrieb:
> Sicher, dass DVI_Out
> eigentlich ein Input ist?

Nein, da habe ich mich im letzten Versuch wohl vertahn, langsam leidet 
die Konzentration ...

Das mit der Video Clock aus der PLL habe ich aus diesem Beispiel vom 
Hersteller:

http://www.bitec.ltd.uk/hsmc_dvi_1080p_c120_beta.zip

Dabei nimmt er für die System Clock die 125MHz vom Quarz auf dem Board 
und für die Videoclock, die entsprechend zu benutzende aus der PLL.

Beim Test Pattern Generator (angehängt), habe ich jetzt tatsächlich 
Daten am Ausgang anliegen. Der Bildschirm sagt jedoch immer noch "No 
Input".

Hallo,
ich habe jetzt in sofern alles am laufen, das ich vor dem TFP410, bzw. 
an seinen Eingängen, VSync und Daten messen kann. Also der FPGA sollte 
nun (Hoffentlifch) alles korrekt ausspucken.
An den Ausgängen des TFP410 (VSync, Daten 0- und Daten0+), messe ich 
jedoch leider immer noch nichts.

Danke!

TFP410 braucht auch clk-Signal!

Kest

So, da ich ungeklärte Themen nicht mag, hier die Lösung:
Ich hatte als Testmonitor einen Philipps Brilliance 220B. Es scheint so 
als ob er etwas enpfindlich auf das Signal reagiert (ggf. fehlendes 
DDC?).
Auf dem EIZO werden die Test Pattern jedoch korrekt dargestellt.
Ich habe den Plan in den Anhang gepackt.
Danke nochmal an alle die geholfen haben!