Gast
#2875044
INPUT_SETUP GROUP "PHY0" 3 ns HOLD 2 ns CLKPORT "RXCLK" ; Kann mir jemand sagen, was genau das oben gezeigte Constraint macht? Mich verwirrt die HOLD-Angabe etwas. Grüsse, Dieter
Dieter schrieb: > Kann mir jemand sagen, was genau das oben gezeigte Constraint macht? Welches FPGA? Ah ja, die Glaskugel sagt Lattice... Die Hold-Zeit ist die Zeit, die das Eingangssignal nach der Taktflanke noch stabil ist. Siehe da: http://digsys.upc.es/sed/ED/unitats/unitat_2_3/lattice_dec1306_clock_problems_digital_systems.pdf http://www.latticesemi.com/documents/doc17356x21.pdf
Gast
#2875120
Ja, aber was für einen Unterschied macht es, ob ich die HOLD-Zeit angebe oder nicht? Grüsse, Dieter
Dieter schrieb: > Ja, aber was für einen Unterschied macht es, ob ich die HOLD-Zeit angebe > oder nicht? Wenn du keine angibst, dann meint die Toolchain logischerweise, dass die Daten bis zum nächsten Setup stabil sind. Wenn das so stimmt, dann passt ja alles. Wenn die sich aber gleich nach (bzw. besser "wegen") der Flanke ändern, dann stimmt diese Annahme nicht mehr...
Gast
#2875132
OK, klingt logisch. Vielen Dank für deine Erklärung. Grüsse, Dieter
Antwort schreiben
Bitte melde dich an, um einen Beitrag zu schreiben.