Setup-Constraint

[Dieter (Gast)]

INPUT_SETUP GROUP "PHY0" 3 ns HOLD 2 ns CLKPORT "RXCLK" ;


Kann mir jemand sagen, was genau das oben gezeigte Constraint macht? 
Mich verwirrt die HOLD-Angabe etwas.


Grüsse, Dieter

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dieter schrieb:
> Kann mir jemand sagen, was genau das oben gezeigte Constraint macht?
Welches FPGA?
Ah ja, die Glaskugel sagt Lattice...

Die Hold-Zeit ist die Zeit, die das Eingangssignal nach der Taktflanke 
noch stabil ist. Siehe da:
http://digsys.upc.es/sed/ED/unitats/unitat_2_3/lattice_dec1306_clock_problems_digital_systems.pdf
http://www.latticesemi.com/documents/doc17356x21.pdf

[Dieter (Gast)]

Ja, aber was für einen Unterschied macht es, ob ich die HOLD-Zeit angebe 
oder nicht?


Grüsse, Dieter

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dieter schrieb:
> Ja, aber was für einen Unterschied macht es, ob ich die HOLD-Zeit angebe
> oder nicht?
Wenn du keine angibst, dann meint die Toolchain logischerweise, dass die 
Daten bis zum nächsten Setup stabil sind. Wenn das so stimmt, dann passt 
ja alles. Wenn die sich aber gleich nach (bzw. besser "wegen") der 
Flanke ändern, dann stimmt diese Annahme nicht mehr...

[Dieter (Gast)]

OK, klingt logisch. Vielen Dank für deine Erklärung.


Grüsse, Dieter