SystemVerilog Testbench

[WaldemarK (Gast)]

Hallo,

mal angenommen ich will statt einer Verilog/VHDL Testbench auf 
SystemVerilog umsatteln. Die Testbench-Struktur sieht in etwa so aus:

Generator G1 (C++) -> DPI-Interface -> UUT (VHDL)        -> Interface       -> UUT == G2 ?
                                    \ Generator G2 (C++) -> DPI-Interface   /

Ist es jetzt empfehlenswert gleich auf UVM zu setzen oder das ganze 
erstmal ohne aufzubauen? Ich bin mir momentan nicht ganz sicher, welche 
Vorteile das ganze überhaupt hätte. Die allgemeine Struktur wollte ich 
wie auf dem angehängten Bild aufbauen.

[Marcus H. (mharnisch)]

WaldemarK schrieb:
> Ist es jetzt empfehlenswert gleich auf UVM zu setzen oder das ganze
> erstmal ohne aufzubauen? Ich bin mir momentan nicht ganz sicher, welche
> Vorteile das ganze überhaupt hätte.

Die Vorteile sind, dass Du eine standardisierte Methodik anwendest, und 
daher die Lösung für Probleme oft bei Google findest. Kollegen, die mit 
UVM vertraut sind finden sich leichter zurecht, als bei 
selbstgestrickten Lösungen. Desweiteren wirst Du bei setig wachsender 
Komplexität Deiner Aufgaben feststellen, dass Du einen Großteil der 
Funktionalität von UVM ohnehin nachprogrammieren würdest.

Etwas mehr Info findest Du hier (weiter unten auf der Seite):
http://www.doulos.com/knowhow/sysverilog/uvm/

Gruß
Marcus

[WaldemarK (Gast)]

Marcus Harnisch schrieb:
> Die Vorteile sind, dass Du eine standardisierte Methodik anwendest, und
> daher die Lösung für Probleme oft bei Google findest. Kollegen, die mit
> UVM vertraut sind finden sich leichter zurecht, als bei
> selbstgestrickten Lösungen. Desweiteren wirst Du bei setig wachsender
> Komplexität Deiner Aufgaben feststellen, dass Du einen Großteil der
> Funktionalität von UVM ohnehin nachprogrammieren würdest.
>
> Etwas mehr Info findest Du hier (weiter unten auf der Seite):
> http://www.doulos.com/knowhow/sysverilog/uvm/

Danke, dann werd ich mal versuchen das ganze mit UVM umzusetzen.

Da du ja offensichtlich bei Doulos arbeitest, hab ich noch eine kleine 
Frage. Kannst du in etwa abschätzen wie gut sich UVM bzw. SystemVerilog 
mittlerweile gegenüber anderen Möglichkeiten durchgesetzt hat und wie 
weit das ganze in der Industrie angekommen ist.

[Heinrich H. (Firma: Ich.AG) (hhanff)]

WaldemarK schrieb:
> Da du ja offensichtlich bei Doulos arbeitest, hab ich noch eine kleine
> Frage. Kannst du in etwa abschätzen wie gut sich UVM bzw. SystemVerilog
> mittlerweile gegenüber anderen Möglichkeiten durchgesetzt hat und wie
> weit das ganze in der Industrie angekommen ist.

Die Fa eine Freundes setzt für Testbenches nur noch auf System Verilog.
Ich will auch umsteigen, hab' meinen Arsch aber noch nicht hochgekriegt.

[Jens (Gast)]

>Die Fa eine Freundes setzt für Testbenches nur noch auf System Verilog.

Welche Firma ist das?

[Marcus H. (mharnisch)]

WaldemarK schrieb:
> Kannst du in etwa abschätzen wie gut sich UVM bzw. SystemVerilog
> mittlerweile gegenüber anderen Möglichkeiten durchgesetzt hat und wie
> weit das ganze in der Industrie angekommen ist.

SystemVerilog hat sich im ASIC Bereich ganz klar durchgesetzt. So viele 
andere Möglichkeiten gibt es ja auch nicht mehr. Die selbstgebastelten 
Perl-Generatoren halten mit der komplexität nicht mehr mit, die anderen 
Verifikationssprachen sind entweder tot, herstellerabhängig oder beides.
Unter den Methodiken kann man einen deutlichen Trend zu UVM erkennen.
Sowohl SV als auch UVM werden in der Industrie eingesetzt.

Gruß
Marcus