Announcement: there is an English version of this forum on Hi, wie kann man die Logik Pegel in High-Speed Digitalschaltungen für einen Logic Analyzer (siehe auch Zusammenassung im WiKi http://www.mikrocontroller.net/articles/Logic_Analyzer) erfassen? Optimistisch gesehen, mit Triggerlogik im XC9500XL u.a., sind >32MHz Sample Rate drinnen, was auch für schnelle CPLD/AVR Probleme ausreichend sein sollte - verdammt optimistisch 100MHz. Ein rein digital Weg wäre: - 74ACT14 (Hex Inverter with Schmitt Trigger Input) http://www.fairchildsemi.com/ds/74/74ACT14.pdf - 74AHCT245 (Octal bus transceiver; 3-state) http://www.semiconductors.philips.com/acrobat_download/datasheets/74AHC_AHCT245_2.pdf bzw. 74ACT245 http://www.fairchildsemi.com/ds/74/74ACT245.pdf, wie es schon realisiert wurde womit jedoch die Logikpegel fix wären. Der andere/flexiblere Weg wäre ein Analog Komparator mit variablem Trigger-Level (per DAC) für die verschiedenen Logik Familien, sicher auch der aufwendigere. Hierbei sind folgende Fragen im Thread "Logic Analyzer bauen" bisher aufgetaucht: - Wie komme ich sinnvoll an die Pegel der zu untersuchenden Schaltung, lange Kabel sind tötlich wegen Übersprechen, abwechselnd Signal und Gnd in der "Probe"/Flachbandkabel erhöht die Eingangs-/Lastkapazität. - Eingangsschutzschaltung: reichen zwei Dioden zu Grnd und Vcc, oder wie im ElKo http://www.elektronik-kompendium.de/public/schaerer/ovprot.htm entsprechend geschaltete Transis wegen der geringeren Sperrströme? - in welchen (Spg.) Bereich setzt man sinnvoller Weise den Triggerlevel und mit welcher Auflösung/Genauigkeit sollte man diesen dem Komparator verpassen? Da TTL bis 5V geht, würden 2.5V reichen? Hintergrund: Das Konzept benutzt bisher nur 3.3V Vcc und viele DAC haben als (interne) Referenzspg. 2.5V oder gar 1V - wie bekomme ich sinnvoller Weise die Triggerspannung an alle Komperatoren, da zB. 8Bit Breite 8 Komparatoren benötigen. - wie verhält sich das zu untersuchende Gerät (DUT), wenn ich meinen Komparator ranklemme, immerhin ändern sich die Impedanzen. Muss ich die Testleitungen jeweils mit 50 Ohm terminieren und 1k in Serie - oder wie macht man das sinnvoller Weise? - wie überlebt der Kompator 5V TTL, wenn der Komparator mit 3.3V betrieben wird und ich die "Overvoltage Protection" Dioden nicht in unnötiger Weise damit belasten möchte - sicher hat das auch Rückwirkungen auf's DUT. Als Komparator könnte ich mir den Quad-Comp MAX964 http://pdfserv.maxim-ic.com/en/ds/MAX961-MAX999.pdf vorstellen - er hat Eingänge und Ausgänge gegenüberliegend, womit das Layout sehr vereinfacht wird. Von AD gibt's auch welche, da haben die Quad-Comp aber ein ungünstigeres Layout - oder man nähme die Dual-Comp. Eine Glitch Erkennung habe ich mir auch schon ausgedacht. Der Komparator setzt ein RS-FF, mit steigender Flank des Sampletaktes wird der Zustand dieses RS-FF in das Latch übernommen und das RS-FF wieder zurück gesetzt. Viele Grüße Olaf
edit und add - Was wählt man sinnvoller Weise als Hysterese für den Komparator, reicht die interne des MAX964?
Also mein 100MHz Logicanalyzer von 1978 (Tektronix 7D01) verwendet eine aktive Probe und differenzielle ECL Pegel auf dem Kabel. Eine andere Moeglichkeit wird es wohl nicht geben wenn du nach einem Meter Kabel noch vernuenftige Signale haben willst. Es gibt da uebrigens teilweise sehr esotherische Flachbandkabel zur Verbindung mit dem Analyzer. Ich hab von HP schonmal welche gesehen die sahen aus wie das geflochtene gueldene Haar von Rapunzel. :-) Ich selber habe mir den Tastkopf fuer meinen 7D01 uebrigens selber gebaut weil originale nicht ganz zu unrecht SEHR teuer sind. Meiner kann nur 5V. Sollte ich irgendwann mal einen fuer 2.5V/3.3V brauchen so wuerde ich dafuer einen speziellen bauen. Das scheint mir einfacher zu sein als etwas universelles. Mit einer Belastung seiner Schaltung durch eine Gatter-Last wird man wohl leben muessen und ich seh darin auch nichts schlechtes da du mit so einem Analyzer nur an digitalen Schaltungen misst und die sollten ein entstrechendes Fanout haben. Das Hauptproblem ist in der Tat die Signale gut ueber 1-2m Kabel zu bekommen. Olaf
Hallo Olaf! Würdest Du vielleicht mal einen Schaltplan Deines Tastkopfes zur Verfügung stellen? Ich würde mich schon gerne ein wenig mit den Tastköpfen beschäftigen, aber ich habe da im Moment noch keine "gereifte" Idee zu.
könnte ein MAX 436 was bringen (einer als TX am Test-Device, einer als RX am LA)? Der kann Twisted-Pair oder Koax-Kabel treiben, die Übertragung über 1-2m sollte kein Problem sein, weiss aber nicht, wie Eingang bzw. Ausgang beschaltet sein müssten. Vermute, den neg. Eingang an den DAC, den pos. zum DUT oder so. Man bräuchte natürlich 2 Stück pro Bit ...
Auf http://www.designcon.com/2003/marketing/HP3-5.pdf gibt's 'ne schöne Erklärung zum Probing; von Agilent gibt's die AN1450, die anscheinend drauf aufbaut. Interessant auch "Probing Solutions for Logic Analyzers" http://cp.literature.agilent.com/litweb/pdf/5968-4632E.pdf. Offenbar einfach 100k gegen Erde knallen und dann ein R mit 250 Ohm oder R/C Netzwerk um Schwingungen zu dämpfen. Die Kapazität an der Terminierung dürfte wohl die parasitäre sein (ich brauch 'mal langsam einen Drucker). Allerdings wird anscheinend auch zwischen solchen "Low Speed" und "High Speed" Probes unterschieden, die wirklich mit 50 Ohm terminiert sind. @Olaf: >Es gibt da uebrigens teilweise sehr esotherische Flachbandkabel zur >Verbindung mit dem Analyzer. Ich hab von HP schonmal welche gesehen >die sahen aus wie das geflochtene gueldene Haar von Rapunzel. :-) Das sind differential mode cable, die sind verdrillt wegen der Abstrahlung. Die Magnetfelder der hin- und zurückfließenden Ströme kompensieren sich so uns stören weniger als single ended. Allerdings würde ich keine 2m 'dran hängen. Der LA wird hoffentlich so klein, dass aus der Box die Messtrippen gleich angeschlossen werden können und hinten das USB Kabel ran kommt. In AN1450 steht, dass die Strippen bei solchen Stub Probe nicht mehr als 20% der Rise Time sein sollen! D.h. aktive Probe mit LA Logik in Einem. Eine Möglichkeit wäre natürlich auch, das Eingangsteil austauschbar zu machen und somit dem jeweiligen Problem anzupassen (Für jede Logik Familie einen eigenen 74xx14 Kopf zB.), was aber sicher neue Probleme schafft. Die Komparator Lösung würde ich daher bevorzugen. Viele Grüße Olaf PS: Obige Quellen sind jetzt auch im Wiki.
Schaltplan meines Konverters ist nicht da ich das irgendwann mal nur auf ein Blatt Papier gekritzelt habe das verloren gegangen ist. Ich hab es auch nur auf Lochraster gefaedelt. Wollte ich irgendwann mal eine huebsche SMD-Platine machen, aber das es geht und man eigentlich nie dazu kommt. Ich hab aber vor 1-2Jahren was dazu in de.rec.sci.elektroniks geschrieben. Ich mein da haette ich den Schaltplan skiziert. Olaf
@Harry: Das Gespann MAX435/436 wäre schon etwas um eine lange Leitung zu treiben, aber wie gesagt, jeweils pro BitChannel. Das Gerät wird ja wohl hoffentlich so klein werden, dass man keine Zuleitung von der Probe zum LA benötigt. Zumindest bei den älteren LA von Tek hat man anscheinend FET und ECL im Diff.mode genommen, in Dickschichttechnologie, daher das esotherische Flachbandkabel. Leider habe ich noch nicht so ganz herrausgefunden, ob in der (aktiven) Probe oder im LA die Pegelerkennung erfolgt, da auch geschrieben steht, das der Sample Clock per ECL zur Probe gelangt. Aber dies ist nur interessenhalber. Sicher wurden verschiedene Konzepte in einen Topf geworfen. Viele Grüße Olaf
/* wie überlebt der Kompator 5V TTL, wenn der Komparator mit 3.3V betrieben wird und ich die "Overvoltage Protection" Dioden nicht in unnötiger Weise damit belasten möchte - sicher hat das auch Rückwirkungen auf's DUT. */ Die Überlebenschancen sind sehr gut, wenn man spezielle Komparatoren benutzt, die dafür ausgelegt sind. Maxim hat da einiges im Angebot.
Ich denke, einen groben Überblick zu bekommen, wie es "die Professionellen" machen, kann nicht schaden. Wie das aber im Detail realisiert wird, braucht uns doch eigentlich nicht zu interessieren. Die aktiven Tastköpfe der "Profis" können wir gar nicht nachbauen ;) Wir sollten uns auf irgendwas einigen, was innerhalb unserer Specs liegt. D.h. im Klartext: wird ein 100MHz LA gebaut, muss der Tastkopf das sicher unterstützen. Wir müssen das Augenmerk dann auf die max. Samplerate plus ein wenig Sicherheit legen. Ich würde mich diesem Thema schon annehmen wollen. Die Arbeiten an der Eingangsstufe des LA müssten dann allerdings so lange eingestellt werden, bis Ergebnisse eines solchen Tastkopfes vorliegen. Erst dann kann entschieden werden, ob diff. ECL, TTL oder weis der Geier was für die Übertragung zwischen TK und LA eingesetzt werden soll. Sieht das jemand anders?
zum thema bustreiber... warum solche lvds driver die bei scsi eingesetzt werden ??? die sollten 1. schnell genug sein und auch beschaffbar sein.. scsi kabel zur verbindung zwischen probe und la wären auch denbar..aber das hab ich ja schon mal erwähnt... zum thema komperator.... schön wäre es wenn aus einem 32bit la einen 16bitter machen könnte, der auch unerlaubte zustände (z.b ttl) erkennen könnte... sprich für jedes port einen dac... das wäre ganz nett wenn man das am pcb vorsehen könnte... 73
Ahja, Hans spricht es gerade an: Soll eigentlich jeder Kanal in der Triggerschwelle konfigurierbar sein, oder alle Kanäle gleich?
falls ja könnte man pro kanal sowas hinbaun =>tlv2548 wobei man das eigentlich ohne probleme austauschbar machen kann... den und einen einzelnen vorsehen...und mit brücken auf die 8 kanäle... platz braucht er nicht viel und den steuert eh der avr also nur kleine firmware änderung nötig ;) 73
hab vergessen... den ic gibts bei farnell um 10e... vielleicht hat wer was billigeres...weil 12bit sind schon etwas viel ;) 73
Ich werd mich mal "nur" um die Tastköpfe kümmern. Ob die jetzt am LA alle auf einen Triggerpegel landen, oder ob am LA jeder Tastkopf seinen eigenen Triggerpegel bekommt, spielt dafür ja erst mal keine Rolle :)
...falls das OK ist, ich wollte mich jetzt nicht aufdrängen! ;-)
Btw: Keine Ahnung wie es mit der Beschaffbarkeit aussieht, aber die Eigenschaften erfreuen schon mal: -> http://pdfserv.maxim-ic.com/en/ds/MAX9600-MAX9602.pdf
> Die aktiven Tastköpfe der "Profis" können wir gar nicht nachbauen Yep, zumal Laufzeitbetrachtungen ja auch noch eine Rolle spielen bei denen. Das wir uns aber alle prinzipiell verstehen, ich dachte der bisherige Stand sei: - einen DAC-Channel jeweils für einen 8Bit Channel/pod, d.h. ein IC und zwei mögliche Schwellen für die 8BitChannel, kompakter Aufbau - mehr wird noch aufwendiger und wirft noch mehr Fragen auf. - keine getrennte Probe mit Kabel zum LA, damit auch keine ECL oder LVDS o.ä., maximal Stiftleiste für austauschbare Eingangsstufe für eigene Experimente. Bei den unerlaubten Zuständen hing ich auch schon, dann wären Fensterkomperatoren notwendig. Imo macht kein kommerzieller AL dies, die besseren haben vorgebbare Triggerschwellen (einfache LA nur TTL Eingang). Auch sind bereits bei 16 Kanälen bei Quad-Comp 4Stck fällig - ich schätze das Stck. 5 und mehr. Apropos (ohne Bezugsquellen): -http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1154,C1004,C1012,P1707,D3080 Der LT1721 Quad verursacht ein schlechtes PCB Layout, verbliebe nur der LT1720 aus der Serie - LT1715 http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1154,C1004,C1012,P1908,D2821 - LT1712 http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1154,C1004,C1012,P2078,D1848 von Linear würden imo in's Konzept passen. Bei AD bin ich gar nicht fündig geworden. Bei Maxim besagter - MAX964 http://pdfserv.maxim-ic.com/en/ds/MAX961-MAX999.pdf was bieten denn die anderen so? Die 3.3V schränken hier schon etwas ein, da der CPLD 5V I/O tolerant ist, wäre es nicht das Problem. Auf "Overvoltage Protection" habe ich diese nicht geprüft, nur Prop. Delay, Supply und unter PCB Aspekten. Viele Grüße Olaf
>- keine getrennte Probe mit Kabel zum LA, damit auch keine ECL oder >LVDS o.ä., maximal Stiftleiste für austauschbare Eingangsstufe für >eigene Experimente. Dann wird aber entweder die Zuleitung zur Probe extrem kurz, oder die Samplerate geht runter!
>Dann wird aber entweder die Zuleitung zur Probe extrem kurz, oder die >Samplerate geht runter! Daher klein, ich hoffe nicht unwesentlich größer als eine Zigarettenschalter, um mit kurzen Proben arbeiten zu können.
...dann hoffe ich tatsächlich auf eine Stifleiste für "far distance probes" ;-) Also ich werde das auf jeden Fall mal testen und notfalls den hier entstehenden LA auf meine Bedürfnisse anpassen.
Ich denke, bei dem Pinabstand etc. wird eh eine Lötstoppmaske u.a. notwendig und somit das Board von Profis (wie zB pcbpool) gefertig werden müssen. Fertigen können soetwas die wenigsten hier imo (mich eingeschlossen). Ich hoffe ja auch auf die vielen tausend stillen Leser, das alle rufen - ich will auch eines, wegen Preis/Stck :) Da dort (PCBPool eg.) ja Mindestanforderungen/-Garantien gegeben werden, sollte man es recht kompakt layouten können (pauschale Aussage). Viele Grüße Olaf
Imo lässt das Konzept der auswechelbaren Probes alles (gestalterisch) offen, gerade für eigene Erweiterungen. Ich hoffe nur, die Steckontakte machen dann keinen Ärger.
Hm, aber da fängts doch schon an: Welche Pegel erwartet der LA an der Schnittstelle der auswechselbaren Probes? Deswegen mein Einwand, Sie verstehen? :-)
wenn nich lvds wirds lvttl oder cmos sein ;) alles andere geht eh nicht bei 3,3V oder seh ich das falsch ??? vielleicht sollte man einfach die input stage so designen, dass man mit einem schnitt die runterschneiden kann um was eigenens dran zu machen... also am layout abgesetzt... und in den leitungen plaziert man noch eine stiftleiste und schon kann jeder das dran bastln was er will und was er glaubt... ich für meinen fall werde einfach wenn ichs brauch mit 2 8bit bänken gleichzeitig auf den gleichen pins sampeln nur mit unterschiedlichen schwellen.... ttl inputs hab ich eh noch nicht allzuoft in die finger bekommen.. und bei cmos reicht eh einmal sampeln mit halber versorgung als referenz... was mich aber noch interessieren würde... das mit der zigarettenschachtel..wieviele kanäle willst du da rein bekommen...???
In die Zigarettenschachtel dachte ich so 2x 8 Channel bzw. 2pod. Wenn das Ganze so groß wird wie eine Tafel Schokolade =) könnte ich auch mit externer Probe leben, da mir dann der LA alles am DUT versperren würde. Beides passt zumindest noch in Freeware Eagle zB. (bitte jetzt noch keinen Glaubenskrieg anfangen). Lt. Wiki ist die überzeugende Mehrheit für 16 Kanäle, ich denke vor allem wegen der uC Anwendungen. Auch ist der USB Stecker nicht so klobig wie RS232 oder gar Parallelkabel ;-) Eine Erweiterbarkeit von 128 Kanäle oder so wird im ersten Hit wohl nicht gelingen, da alles synchron sein muss etc. Es muss ja auch noch eine zweite Version geben, ... und ein DSO synchron dazu, ... und ein MSO ... und eine Eierwollmichsau :) Daher wird's hoffentlich so klein werden. Als Schnittstelle irgendetwas CPLD I/O kompatibles - das ist der kleinste gemeinsame Nenner dachte ich so. Mit dem abtrennen ist ein guter Weg, das Standard PCB mit on board/externe Probe müßte ~90% aller "Teilnehmer" genügen um ein sinnvolles Preis/Stck. hinzubekommen. @Hans: > ich für meinen fall werde einfach wenn ichs brauch mit 2 8bit bänken > gleichzeitig auf den gleichen pins sampeln nur mit unterschiedlichen > schwellen.... Du meinst jedem einzelnen Bit-Channel eine eigene Schwelle verpassen oder je 8-Bit pod, immerhin könnte man damit dann ggf. 2 Logikfamilien beglücken, was ausreichend sein müßte (irgendwann fehlen dann wieder die I/O am LA) Viele Grüße Olaf
wenn ich auf der probe jetzt z.b cmos hab sagt mir das nix aus ob mein ttl signal schon wiklich high ist oder nur fast high ist... weil cmos ja dummerweise bei ub/2 schalteten sollte und ttl schon ab 2V als high erkannt werden könnte... gut ich könnt tatsächlich jetzt sagen ich mach mir eine ttl input probe und schaus mir damit an aber ich kann mir auch 2x8bit hernehmen und bei jeder eine andere schwelle machen.. z.b 0,4V und 2,0V... sobald die 0,4V auf high geht ist nix mehr mit low.. und wenn die 2,0er auch auf high geht ists high... die anzeige mach ich am pc... das bisserl auswertn ist 0 prob... und ganz nebenbei (bei genügend hoher sampling rate) weis ich auch wie schnell die scheisse tatsächlich ist.. das ist vielleicht nicht bei ttl interessant (weil die sampling rate nicht bei 1gsample liegt ;) aber rs232,i2c ugl ist das schon hin und wieder interessant... vorallem wenn mans mit laaaaaaangen verbindungen zu tun hat und wissen will wie da die daten tatsächlich drüberflitzen ;) gut ein oszi hat mir auch aufschluss gegeben aber wie du sagst.. zigarettenschachtel-grösse g und ja ich muss min 99% meines eigentums zweckentfremden um gut schlafen zu können... das fängt schon bei der katze an... die ist ja auch nicht als zehenwärmer im winter gedacht G 73
Reden wir aneinander vorbei? Ich dachte POD1 and DAC Ch0 und POD2 and Ch1, damit sind zB. TTL und CMOS getrennt darstellbar - wenn auch nur jeweils in 8Bit Breite. Man könnte auch Nibbel nehmen, d.h. einen 4Channel DAC, was ggf. auch noch sinnvoll wäre. Einen 16Channel DAC habe ich bewusst nie wahrgenommen und einen 2. DAC aufzulöten wäre auch nicht so toll, da das PCB dann wirklich auf Schoko-Tafel Größe anschwillt (die große Lila Tafel =) Viele Grüße Olaf PS: Wozu sind Katzen sonst gut ? ;-)
...aber ich kann mir auch 2x8bit hernehmen und bei jeder eine andere schwelle machen... nein ich hab genau das selbe gesagt... ;) btw hast du vor das teil beidseitig zu bestücken???? ich überleg mir nämlich schon wo ich das teil einbaun könnte... 73
Die Größe von dem LA selber ist mir eigentlich wumpe :-) >wenn nich lvds wirds lvttl oder cmos sein ;) alles andere geht eh nicht >bei 3,3V oder seh ich das falsch ??? Allerdings! Die Triggerschwelle wird bis zur Probe bzw bis kurz davor in den POD geleitet. Von der Probe zum LA wird dann per ECL oder auf was auch immer wir uns einigen werden, übertragen. Wenn die Triggerschwelle per DAC realisiert wird, dann kannst Du fast jede beliebige Logikfamilie und sogar eigene Pegel damit erfassen. Das ist u.a. der Sinn eines solchen Systems. ECL bietet sich deshalb an, weil die Transistoren in den Komparatoren sehr schnell schalten können (sie werden nicht in die Begrenzung gefahren, somit gibt es keine Ladungen die erst umgeschaufelt werden müssen), wenn ich mich richtig erinnere, liegt das im Bereich von 2ns oder sowas.
jaja das ist mir schon klar,dass ecl recht fix ist aber irgendwo (im anderen thread) stand mal was von 3,3V cpld... sprich da wird nix mit ecl zwischen probe und la..... das mit den komperatoren war mir im übrigen auch klar... nun zur größe... mir gehts eigentlich nicht um viele inputs, da ich wie gesagt äußerst selten mit vielen parallelen leitungen zu tun habe... aber für schnelle field test würde mir das ding schon recht hilfreich sein... schlepptop hin..kärtchen raus... schaun was abgeht G 73
Achso, ja, eine Eingangsstufe braucht der LA auf jeden Fall! Ich wollte nur rausfinden, wie die aussehen muss, um einigermaßen vernünftige Signale bei "langen Leitungen" und geringen Kosten an der Capture-Unit zu bekommen. Probe POD Input CPLD RAM <=---|/|------//------|\|-|C|-|...|
Man sollte gar nicht glauben, wie schwer es ist, einen niedlichen 8Bit DAC mit SPI und interner Ref heute auzutreiben. Bei linear habe ich folgende in Frage kommende angetroffen: - LTC1458L: Quad 12-Bit Rail-to-Rail, tolles Teil, allerdings mit vielen Beinchen für externen Anschluss der intern mitgeliferten Referenz. http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1155,C1005,C1156,P1467,D3610 - LTC1454L: Dual 12-Bit Rail-to-Rail, gleicher Hinweis wie beim LTC1458L http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1155,C1005,C1156,P1514,D2657 - LTC1446L: Dual 12-Bit Rail-to-Rail im SO-8 Gewandt ohne Schnick-Schnack, R&S 12,35 http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1155,C1005,C1156,P1507,D1746 alle für 3.3V Vcc, erstere haben 2.048V Uref, der letztere 2.5V. Die 10Bit Teile hatten alle externe Referenz. 12 Bit sollten wohl ausreichen, womit sich die Diskussion um die Auflösung der Schwelle erübrigt. Mal sehen, was die anderen so haben. Ich hoffe nicht, dass aufgrund der geringen Uref ein Spannungsteiler notwendig wird. Auch wären jetzt mal alternative Preise/Händler bzw. überhaupt mal Händler interessant. Viele Grüße Olaf
Ach her je, die Preise bei R&S war für die 5V Variante. Wenn ich mir die Pegel auf http://www.ece.ucdavis.edu/~zhopan/research/Logic_Levels.pdf anschaue, geht der Trend wohl in Richtung Vcc=5V wegen Uref und auch wegen der Verfügbarkeit, eben um den Spg.teiler zu umgehen.
TI war die Härte, da mußte ich mir erstmal das Spreadsheet unterladen und aufräumen: für 3.3V blieb nur die Serie tlv5626,5637,5638 mit 8,10,12bit übrig: http://focus.ti.com/lit/ds/symlink/tlv5626.pdf http://focus.ti.com/lit/ds/symlink/tlv5637.pdf http://focus.ti.com/lit/ds/symlink/tlv5638.pdf Immerhin pinkompatibel mit internal Uref 1.024V Immerhin scheint Farnell mehr auf TI zu stehen, alles da: 5.29, 6.35 und 7.44 Für heute reicht's. Viele Grüße Olaf
> btw hast du vor das teil beidseitig zu bestücken???? ich überleg mir > nämlich schon wo ich das teil einbaun könnte... Es wäre sinnvoll, allerdings nicht prope voll sondern getrennt nach High Speed (Comp./CPLD/SRAM) und "Low"-Speed (uC, DAC, USB). Ich habe kein Problem in der HighSpeed Section unterseitig alles mit Blockkond. etc. voll zu pflastern, ansonsten sollte d'runter alles Gnd sein. Jemand schon eine Idee mit der Komp.schwelle? Auf die Schnelle fällt mir nur ein 1:10 Spgteiler mit Rges=100k ein. Hat den Vorteil, dass die parasitären Kap. der Wdst. sich in der Summe verringern, was der Eingangskap. zu Gute kommt. Aber: gesetz TTL 5V High, 1% Wdst. im Spg.teiler sind schon um 50mV daneben, hinzu kommen 4mV bei einem 8Bit DAC bzw. 250uV bei 12Bit (Uref=1.024V). Mmhh ... Gesetz LVTTL 3.3V, dann ist der Fehler am Spg.teiler 33mV. Ein 8Bit DAC fällt da wirklich nicht auf. Mit CMOS bis 18V muss man ja auch rechnen (alte Schaltungen oder eben weil der Störabstand dann einfach super ist), d.h. L/H Level Schwelle =9V. Mit einem 1:10 Teiler ist man dann knapp an Uref=1.024V der TI DACs. Viele Grüße Olaf PS: Die (imo sinnvollen) DACs sind jetzt auch im Wiki nochmal gelistet, aber ich denke, die TI Teile tun's.
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Bevor es verloren geht, hier die Pegel für typische in/out Level verschiedener Familien. Recht lustig ist LVCMOS, bei 0.9V Schwelle liegen die Toleranzen für Eingänge bei 0.7V bzw. 1.17V, sprich 470mV verbotener Input Bereich. 1% Widerstände bringen 18mV Fehler rein (100%=Vcc=1.8V). Das sollte imo ausreichend sein. Hinzu kommt der DAC. Worüber ich grad' grüble, sind die Toleranzangaben bei Wdst. absolut oder relativ angegeben, d.h. |dR| oder +/- dR? @Patrick Dohmen (OldBug): Hast Du Dich der konkreten Input Stage schon angenommen? Ich wühle mich geade durch die vielen Dokus durch. Viele Grüße Olaf
Hi Olaf! Ich bemühe mich gerade, mal ein paar Bauteile ranzuschaffen, um die Problematik wirklich auf dem Tisch liegen zu haben. Ich denke, das bringt mehr als alles Theoretisch durchzuorgeln...
@Patrick Dohmen (OldBug) Ich muss schon sagen, so 100MHz über die Strippen zubekommen, ist schon eine Herausforderung. Ich habe mal versucht in LTSpice eine einfache Microstrip mit einer Probe am Anfang (und Ende) zu simulieren. Dabei habe ich pauschal die Ind. der SMD Beinchen mit 3nH und die Parallelkap. mit 3p angenommen, die Tip Strippe mit 5nH und die Eingangskapazität ebenfalls mit 5p. Die Komparatorschwelle ist auch nicht da, wo sie sein sollte. Hinweise, Links etc. sind willkommen. Viele Grüße Olaf
Hi Olaf! Sorry, ich hatte in den letzten Tagen wenig Zeit. Ich werd mir das in LTSpice mal ansehen, und hoffentlich diese Woche mal eine Aussage zu den Bauteilen bekommen...
Hm, wie kommst Du auf 33Ohm beim Ersatzschaltbild der Leitung?
>Die Komparatorschwelle ist auch nicht da, wo sie sein sollte.
Das versteh ich auch nicht wirklich.
Meiner Ansicht nach ist sie genau da wo sie sein sollte.
4,5ns später wechselt der Ausgang den Zustand.
Es wäre vielleicht mal interessant, sich im Chat zu treffen...
Hi Patrick, Die 33R waren mehr zum probieren. Aus meinen alten <8MHz TTL Tagen haben aber solche Serienterminierungen das Schwingen verhindert, wozu sie ja bei Pkt-zu-Pkt Verbindungen auch da sind. In diesem konkreten Fall ist die Anpassung der Transmission Line nicht ganz optimal, aber besser als mit R0.1 als Leitungswiderstand (schon probiert?) :-) Mit der Komparatorschwelle war unklar ausgedrückt, was ich meinte: sie sollte bei 1/10*3.3V * 1/2 (pauschal) = 165mV liegen. Ich mußte sie aber auf 0.7V hoch schrauben, damit hinter dem Comparator ein Rechteck rauskommt. Vom Prinzip her haben wir hier das Eingangsteil eines Frequenzzählers mit variablem Triggerlevel - daran erinnert mich das Problem etwas. Evtl. hilft dieser Ansatzpunkt bei der Schaltungsfindung weiter. Wir können uns gerne im Chat treffen. ICQ habe ich allerdings nicht auf dem Rechner und möchte ihn mir aus Sicherheitsgründen nur ungern auf den Rechner packen (mal abgesehen von der Registrierung bei icq.com). Bei (m)irc o.ä. hätte ich weniger Bauchschmerzen, aber einen Server finden, wo man ein neues Forum aufreißen kann ist etwas schwer, denke ich. Viele Grüße Olaf PS: Xilinx/ISE ist toll, solche Projektverwaltung wünschte ich mir vom AVRStudio auch. Ansonsten scheint der XC95144 selbst bei simpler Compare Triggerung noch immer nicht/verdammt knapp zu reichen, so dass es wohl doch ein XC95288 werden wird. Dann wären aber auch komplexere Trigger möglich.
PPS: Hast Du das mit dem XCS40XL und Hans/meine Kommentare schon gelesen? (http://www.mikrocontroller.net/forum/read-9-207389.html#211152)
Ich gehe jetzt bewusst nur auf einen Teil Deiner Antwort ein, da ich grad wenig Zeit habe (die Regierung ;): Erster Anlaufpunkt könnte der Channel #mikrocontroller.net im euIRC (irc.euirc.net) sein, da bin ich häufiger anzutreffen.
beim lesen älterer Beiträge bin ich auch auf diesen gestossen: http://www.mikrocontroller.net/forum/read-1-194159.html#196498 und http://www.mikrocontroller.net/forum/read-1-194159.html#196498 Sinngemäß klappt es mit einem Comparator nicht so schön bei niedrigen Frequenzen (<100kHz), da die eingebaute Hysterese nicht ausreichend ist (die Flankensteilheit ist entsprechend ja auch eine andere als bei "HF"). Der Max964 wird sich gegenüber dem LT1061 auch nicht viel nehmen - eher schlimmer, da faster. Nun ist es doch recht aufwändig, die doppelte Anzahl von Comperatoren für die Anzahl der Eingänge zu nehmen. Da ja auch langsame Busse wie RS232 (oder i2c/spi) abhorchen möchte, bin ich mir inzwischen über den Comperator Eingang nicht mehr so ganz schlüssig ->74HC14 o.ä. Das Problem der vielen Logik Familien liesse sich nur durch verschiedene Vorsätze lösen. Irgendwelche Hinweise/Kommentare? Viele Grüße Olaf
also, die MAX999 Serie hat eine kleine Hysterese von 3.5mV entgegegn dem LT1016 (ohne ~). Sind irgendwelche Erfahrungen bekannt?
hat jemand Lust, ein Comp. MAX999 Eingangsteil mit Spannungsteiler aufzubauen? Bei mir scheitert es schlichtweg am Generator - ich habe keinen (wird wohl eines meiner nächten Projekte) und man müsste ihn im unteren Freq.bereich (>1kHz, Grund siehe oben) bis in den oberen MHz Bereich (8-50MHz) testen mit Fehlerberechnung/ Bodediagramm etc. Viele Grüße Olaf
anbei das aktuelle Simu Modell. Es wird die 74HCxxx lib von der LTSpice group http://groups.yahoo.com/group/LTspice/ (yahoo account notwendig) benötigt. Weiterhin wird ein LT1720 in der Simu verwendet - es soll später ein MAX964 http://www.maxim-ic.com/quick_view2.cfm/qv_pk/1481 werden, würde aber hier externe Files benötigen und das Grundprinzip auch nicht ändern. Letzlich handelt es sich um einen freq.komp. 1:10 Spg.teiler - damit kann man auch CMOS 18V analysieren. Die 3nH/3pF sind Annahmen über parasitäre L/C. Inwiefern 1pF zur Komp. realistisch sind, muss die Praxis zeigen - sicher ist hier etwas Probieren angesagt, da der Teiler von 100kHz bis 100MHz ja arbeiten soll. Über Rla fällt die Spg. ab, welche die Logik sieht. Der Grund dafür ist in der Simu begründet - ich habe noch nicht rausgefunden, wie ich mit 2 Bezugspotentialen arbeiten kann, da das der DUT und des LA über die Groundwire (100nH pauschal) gekoppelt sind. Ich selber kann es nicht testen, weil mir schlichtweg der Generator dafür fehlt, oder eine schnelle dig. Schaltung, in der solche Freq. auftreten. Interessant wäre ein Ampl./Phasengang über Freq. (Bode Diagramm). Viele Grüße Olaf
Neuer Tag, neue Ideen. Mit den freq,komp. Spg.teiler kann sich ja keiner so recht anfreunden (mich eingeschlossen), daher eine andere Idee mit Komparatoren. Wir kicken einfach den HV CMOS Pegel (18V) und sagen einfach TTL mit 5V sei das Maximum, was der LA fressen muss. OK. Wir kicken den Spg.teiler ebenfalls. OK. Bleibt als Problem, wie bekomme ich die Uref von zB. max. 1V bei einem von 3.3V betrieben DAC auf meine 5V bzw 2.5V etc.: Wir nehmen einen OV bzw. steuern damit einen Spg.regler an - ein Art dig. Spg.-Mini-Netzteil. Damit bekommt man die Referenzspg. für den Komparator von (0...5)V, der nur noch ca. 100k am Eingang gegen Gnd benötigt. Nun muss man nur noch einen geeigneten Spg.regler finden, der dafür geeignet ist. Vorteil: Haufen kleine passive BE fallen weg ebenso wie die damit verbundenen Unwegbarkeiten. Nachteil: 2 SMD BE dafür mehr; neben den 3.3V für den CPLD werden dennoch 5V für den Komp. und die "Uref Transformation" benötigt, also kommen dafür 2 Spg.regler hinzu (anstelle des bisher einzigen für die 3.3V) Viele Grüße Olaf
ganz so einfach wie oben beschrieben geht es doch nicht, da der Comp. wegen Uin mit 5V betrieben werden muss, der Rest aber mit 3.3V läuft. Also ist ein 74lvc245 dazwischen sinnvoll. Mit dem Spg.regler ist Mist, ein einfacher non-inv OPV reicht, der die DAC Spg. auf 5V verstärkt. So weit, so gut. Ich habe eben bei R&S wegen max964 nachgesehen - gab nur die Dualvariante max962 für 12,25. Bei 16 Kanälen sind das 98. Ensetzt, ich auch. Auswege: 0) Mos hammer, sh*t 'drauf ... a) anderen tollen, preiswerten und verfügbaren Comp. mit ähnlichen Daten finden. b) 74lvc14 (http://www.semiconductors.philips.com/acrobat/datasheets/74LVC14A_4.pdf) 74LVC14A; Hex inverting Schmitt-trigger with 5 V tolerant input; Dummerweise eben 6 Stck. - für 0,56 bei R&S c) 74LVC541 (http://www.semiconductors.philips.com/acrobat_download/datasheets/74LVC541A_3.pdf) Octal buffer/line driver with 5 V tolerant inputs/outputs (3-state) für 0,71 bei R&S d) 74HC7541 (http://www.semiconductors.philips.com/acrobat_download/datasheets/74HC_HCT7541_CNV_2.pdf) Octal Schmitt trigger buffer/line driver; 3-state für 9,85 bei R&S - damit können gerade langsame Busse untersucht werden da die Eingänge nicht so fürchterlich empfindlich sind; ansonsten ist es ein 541. Leider scheint es ihn nicht in der 74lvc zu geben. e) ??? So, nun mal konstruktive Vorschläge her! Viele Grüße Olaf
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