Altera SPI Core

In der Zeit, bis du das recherchiert hast, mache ich meinen eigenen 
SPI-Core...

Im Ernst: SPI sind doch nur gekoppelte Schieberegister.
http://www.lothar-miller.de/s9y/categories/17-SPI
Also: eine Taktquelle und ein oder 2 Schieberegister und du hast 
deinen SPI-Core.
http://www.lothar-miller.de/s9y/categories/45-SPI-Master

top schrieb:
> sind die IP Cores (insbesondere der SPI Core), die von Altera in Quartus
> II mitgeliefert werden, Verilogmodule?
Jenseits des Ozeans wird gern mit Verilog beschrieben. Die 
Wahrscheinlichkeit ist sehr groß, dass dieser Core (wie bei Lattice und 
Xilinx auch) in Verilog geschrieben ist...

Lothar Miller schrieb:
> Jenseits des Ozeans wird gern mit Verilog beschrieben. Die
> Wahrscheinlichkeit ist sehr groß, dass dieser Core (wie bei Lattice und
> Xilinx auch) in Verilog geschrieben ist...

Was dann zur leidigen Angelegenheit führt, dass man die Dinge mit 
Modelsim XE (oder ähnlichen mitgelieferten "Free"-Varianten) nicht 
sinnvoll simulieren kann (die Co-Simulation von Verilog und VHDL gibt's 
nur in der Bezahlvariante). Gerade mit komplexeren IP's manchmal mühsam 
(e.g. DDR Controller Simulations-Modell).

Wie löst Ihr das? (kein Budget für PE/DE-Varianten, VCS und NC-Sim sind 
nur noch Erinnerungen...)

Peter K. schrieb:
> Wie löst Ihr das?
Lattice Diamond mit Aldec Simulator...
http://www.msc-ge.com/de/news/pressroom/manu/1241-www/6884-www.html

Lothar Miller schrieb:
> Lattice Diamond mit Aldec Simulator...

Zu dumm dass ich mir hier die Zeit mit Stratixen und Spartans um die 
Ohren schlage... ;-)