Signal mit Verctor verknüpfen und links schieben.

Wie sieht's aus mit:

1

sig_dataframe <= To_bitvector(sig_dataframe_op(0)) & mdata;

1. Du kannst nur zwei Signale einander zuweisen oder sie verknüpfen, 
wenn diese den gleichen Datentyp haben. std_logic[_vector] hat viel mehr 
mögliche Werte (U, Z, X...) als ein bit[_vector], der hat nur 0 und 1.

Siehe auch 
http://vhdlguru.blogspot.de/2010/03/what-is-difference-between-stdlogic-and.html

2. Außerdem müssen die Bitbreiten stimmig sein. Deine Zuweisung von 
sig_dataframe wird nur funktionieren, wenn links und rechts vom 
Zuweisungsoperator die Bitfolgen gleich lang sind. Dein sig_dataframe 
ist offensichtlich 5 Bit breit, und mdata mit sig_dataframe_op(0) 
zusammen ergeben einen zwei Bit breiten Vektor. Das passt also nicht.

Dein zweiter Schnipsel ist mir zu kurz, um da einen Tipp geben zu 
können.

@Chris2k: Danke das war es. Mdata ist als inout STD_LOGIC definiert, das 
hat dem Compiler nicht gefallen, dass ich std_logic mit bit_vector 
verknüpfen wollte. Die Konvertierung to_bit(mdata) hat geholfen.

Vielen Dank an Alle.

Wie meinst du das? Wird das nicht richtig in die Hardware umgesetzt?

Na ja, die Bit-Vectoren verwende ich als eine Art Variable um Daten 
einzuspeisen und zu prüfen, ob diese einem erwarteten Muster 
entsprechen. Die müssen in dem Fall nur '1' oder '0' 
speichern/darstellen können.