Quartus II, mehere Dateien in Projekt einfügen

[GS (chromosoma)]

Hello, ich arbeite in Quartus II Version 12

Ich habe in meinem Projekt auf zwei VHDL Dateien  geteilt.

Ein Teil der Kode liegt in File_0 (Top-Entity).

Der Rest liegt in File_1.

Beide VHDL Dateien sind unter "Project Navigator"-->"Files" sichtbar.
Doch beim Kompilieren oder RTL-Simulation wird nur die Top-Entity Datei 
bearbeitet.
Ich vermute, dass ich File_1 irgendwie in meinen Projekt einfügen soll, 
aber ich weiss nicht wie.


Kann mir jemand schnell die Antwort posten?
Danke:)

[Hmm (Gast)]

So ohne weiter Informationen würde ich vermuten,
das Du, was immer in dem zweiten File ist,
in dem ersten nicht verwendest.


Und bitte, schreib nicht: "Ein Teil der Kode". Da kräuseln sich mir die 
Fussnägel. Lieber "Ein Teil des Codes".

[GS (chromosoma)]

Hmm schrieb:
> So ohne weiter Informationen würde ich vermuten,
> das Du, was immer in dem zweiten File ist,
> in dem ersten nicht verwendest.
>
>
> Und bitte, schreib nicht: "Ein Teil der Kode". Da kräuseln sich mir die
> Fussnägel. Lieber "Ein Teil des Codes".


Sorry, Deutsch ist nicht meine Muttersprache, aber ich bemühe mich:)

Also, soll ich alles was ich verwenden will in TopLevel Entity 
schreiben.
Hm, mal sehen.

[Michael F. (dasdgw)]

Hallo Anton,

zeig uns deinen Code, dann können wir dir auch zeigen wo dein Fehler 
liegt.

Auf Basis der wenigen Information die du uns bisher gegeben hast vermute 
ich dasgleiche wie mein Vorredner.
Du must die componente aus file_1 in file_0 instanziieren.

gruß dasdgw

[Hmm (Gast)]

>Also, soll ich alles was ich verwenden will in TopLevel Entity
schreiben.

Nein. Das habe ich so nicht gesagt. Das widerspräche auch der 
VHDL-Philosophie, wenn man das so nennen darf.

No. I didn't say so. This would contradict even the philosophy of VHDL 
if i may name it this way.

Was ich meinte, war, das irgendein Ding in der Datei file_1, nur dann in 
die Analyse, Elaboration, etc. einbezogen wird, wenn Du es in file_0 
auch verwendest. Im Umkehrschluss heisst das, wenn nichts aus file_1 im 
Endergebnis auftaucht, dann referenzierst Du es in file_0 auch nicht.

What I meant, was, that any thing in file_1 is only then considered 
during analysis, elaboration aso., if you refer to it in file_0.
The converse argument would be, that nothing from file_1 will appear in 
the final structure if you do not refer to it in file_0.

Das heisst nicht, das Du alles in einer Datei zu schreiben hast.
That does not implie, that you have to flatten your structure to one 
file.

Verstehst Du?
Do you understand?

[Hmm (Gast)]

Es könne helfen, wenn Du mal ein einfaches Beispiel konstruierst und es 
damit probierst. Wenn dann das selbe Problem auftaucht poste das hier.

It could helb if you construct a simple example und try. If the same 
problem appears again, post it here.

Gibt es keine Fehlermeldungen oder Warnungen?

No error messages or warnings?

Es mag sein, das eine Unterentity vollkommen wegoptimiert wird.

It may happen that a sub entity is optimized away.

[GS (chromosoma)]

Hmm schrieb:
> Es könne helfen, wenn Du mal ein einfaches Beispiel konstruierst und es
> damit probierst. Wenn dann das selbe Problem auftaucht poste das hier.
>
> It could helb if you construct a simple example und try. If the same
> problem appears again, post it here.
>
> Gibt es keine Fehlermeldungen oder Warnungen?
>
> No error messages or warnings?
>
> Es mag sein, das eine Unterentity vollkommen wegoptimiert wird.
>
> It may happen that a sub entity is optimized away.

Vielen dank für deine Antworten und Hilfsbereitschaft. Du kannst nur auf 
Deutsch schreiben, sooo schlecht bin ich nicht(meine Muttersprache ist 
Russisch):))

Ich lerne jetzt wie man mit Packages und Funktionen umgeht.

1. In File_0 liegt die Hauptbeschreibung meines Testbeispieles  (was es 
macht spielt keine Rolle, ich übe nur).


2. In File_1 wird ein PACKAGE beschrieben, mit zwei Funktionen A und B.
Auserdem hat File_1 noch ein ENTITY+ARCHITECTURE
Die Funktion A  wird in File_0 verwendet.
Die Funktion B  nur in File_1.


Die Funktion A wird in NetlistViewer und RTL-Simulation sichtbar. Die 
FUNKTION B  aber nicht. Genauso kann ich alles was in File_1 steht nicht 
simulieren.

[Hmm (Gast)]

Nun. Leider spreche ich kein Russisch (ausser "Borschtsch" und "Durak" 
und ein paar anderen Worten weiss ich nichts darüber). Falls nichts 
hilft, kannst Du noch die Übersetzungsfunktion von Google benutzen.

Also gut.

Das Problem ist, was genau in File_01 in Bezug auf Funktion B steht.

So kann man die Frage leider nicht befriedigend beantworten. Wir wissen 
nicht, ob Du, die Funktion B richig referenzierst, oder ob sie evtl. 
wegoptimiert wurde.

Du wirst nicht darum herumkommen, ein Beispiel zu schreiben, was genau 
dieses Verhalten zeigt. Oder poste eben Deinen Code hier.

[GS (chromosoma)]

Ok, dann poste ich mal mein Kode hier, aber bitte nicht lachen :D


File_0

library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use work.my.all;
ENTITY test IS

PORT(
n,m : IN STD_LOGIC;
R: OUT STD_LOGIC
);
END test;

ARCHITECTURE B OF test IS
BEGIN
R <= EQ(n,m);
END B;

So, jetzt File_1

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
PACKAGE my IS 
FUNCTION EQ(A,B :STD_LOGIC) RETURN STD_LOGIC;
FUNCTION COMP(a1,a2 :STD_LOGIC_VECTOR) RETURN STD_LOGIC;
END my;
PACKAGE BODY my IS 
FUNCTION EQ(A,B:STD_LOGIC) RETURN STD_LOGIC IS
BEGIN
IF (A = B) THEN
RETURN '1';
ELSE 
RETURN '0';
END IF;
END EQ;


FUNCTION COMP(a1,a2: STD_LOGIC_VECTOR) RETURN STD_LOGIC IS
BEGIN
IF (a1>a2)
THEN RETURN '1';
ELSE RETURN '0';
END IF;
END COMP;
             
END my;



ENTITY BB IS
PORT(
A,B,C,D,E : IN STD_LOGIC;
V1,V2: IN STD_LOGIC_VECTOR(3 downto 0);
O :OUT STD_LOGIC
);
END BB;


ARCHITECTURE NABLA OF BB IS
BEGIN
PROCESS(E)
BEGIN
IF (E='1') THEN
IF (COMP(V1,V2) ='1')THEN
O<= EQ(EQ(A,B),EQ(D,C));
ELSE O<= 'Z';
END IF;
END IF; 
END PROCESS;
END NABLA;

[GS (chromosoma)]

Ok, ich habe  das Projekt neu erstellt, und mein Kode einfach  kopiert.
jetzt sieht die RLT simulation beide VHDL-Dateien.

Nur die NetlistViewer zeigt immer noch nur die "test" ENTITY aus File_0

[P. K. (pek)]

Anton R. schrieb:
> Nur die NetlistViewer zeigt immer noch nur die "test" ENTITY aus File_0

Klar, Du instantierst ja Entity BB nicht in Entity B (Component und 
dazugehörige Instanz in der Toplevel Entity oder darunter). Aus Deinem 
File_1 wird zur Zeit nur die Funktion "EQ" benutzt.

[GS (chromosoma)]

Peter K. schrieb:
> Anton R. schrieb:
>> Nur die NetlistViewer zeigt immer noch nur die "test" ENTITY aus File_0
>
> Klar, Du instantierst ja Entity BB nicht in Entity B (Component und
> dazugehörige Instanz in der Toplevel Entity oder darunter). Aus Deinem
> File_1 wird zur Zeit nur die Funktion "EQ" benutzt.


Hm, TNX.
Jetzt muss ich noch herausfinden, wie Entity BB in B instantiere...so 
weit bin ich im Buch noch nicht:)

[GS (chromosoma)]

Hall noch einmal.
Kann mir BITTE jemand die richtige Instantierung   ENTITY BB vorführen?
Ich habe schon mehrere Beispiele aus dem buch ausprobiert, doch Quartus 
gibt nur vrschieden Fehler aus.
ich vermute, ich mache es komplett falsch:(

[Hmm (Gast)]

Aus Fehlern lernt man mehr als wenn einem einer den fertigen Text 
vorzeigt.

Poste doch mal Deine Versuche und die Fehlermeldungen dazu. Und schreibe 
was Du davon verstehst und was nicht.

Ich weiss ja nicht was Du für ein Buch hast, aber da sollte ein 
Kaptitel/Paragraph "Component Declaration" und "Compontent 
Instantiation" enthalten sein.

[GS (chromosoma)]

O.k.
nach eine lange schlaflose Nacht habe ich es  geschafft.
Jetzt weiss ich wie das geht:)

[Hmm (Gast)]

Glückwunsch. Ist doch ein befriedigendes Gefühl, nicht wahr?

[Klaus (Gast)]

Anton R. schrieb:
> O.k.
> nach eine lange schlaflose Nacht habe ich es  geschafft.
> Jetzt weiss ich wie das geht:)

Hm, was wohl dein zukünftiger Chef denken wird?

"Wozu haben sie denn am Freitag 8 Überstunden gemacht?"
"Ich musste lernen, wie man eine Komponente instantiiert!"

[P. K. (pek)]

Klaus schrieb:
> Anton R. schrieb:
>> O.k.
>> nach eine lange schlaflose Nacht habe ich es  geschafft.
>> Jetzt weiss ich wie das geht:)
>
> Hm, was wohl dein zukünftiger Chef denken wird?
>
> "Wozu haben sie denn am Freitag 8 Überstunden gemacht?"
> "Ich musste lernen, wie man eine Komponente instantiiert!"

Vergiss die Sarkastiker. Finde es noch immer sinnvoller, etwas mehr Zeit 
nachzudenken und dann etwas begriffen zu haben, als schnell etwas 
zusammenzukopieren und das nächste Mal wieder anzustehen.