Synplify: Multicycle Constraint

[Chris (Gast)]

Hallo,

für mein FPGA-Design (VHDL) benötige ich einen langsamer getakteten 
zweiten Takt. Ich will dafür die Methode mit dem Clock Enable verwenden. 
Soweit klar. Da ich aber nun meine langsameren Module/Prozesse mit dem 
schnellen Takt versorge, komme ich natürlich auf keine guten Timings 
mehr, zumindest was die Anzeige bei Synplify betrifft. Klar: Synplify 
kann ja auch nicht wissen, um welchen Faktor der schnelle Takt langsamer 
laufen soll bzw. wie oft CE auf H geht. Wie kann ich nun in den 
Constraints konkret die Multicycle-Geschichte eingeben?

Offensichtlich gibt es eine Multicycle-Einstellung im Tab "Delay Paths", 
dort kann ich Quell- und Zielregister und in der Spalte "Cycles" meinen 
Multicycle-Faktor eintragen. Frage: Was trägt man am besten in die 
Registerspalten ein? Ich kann ja schlecht ein jedes Register meines 
langsamer getakteten Prozesses dort explizit angeben (dann wre ich wohl 
lange beschäftigt :)). Stochere ich da bei Synplify überhaupt an der 
richtigen Stelle? Und gibt es sonst noch Einstellungen, die man bei 
Multicycle vornehmen/beachten muss?

Vielen Dank!

[P. K. (pek)]

Chris schrieb:
> Ich kann ja schlecht ein jedes Register meines
> langsamer getakteten Prozesses dort explizit angeben

Doch, natürlich.

Don't panic, Du kannst das natürlich in Gruppen zusammenfassen. Am 
besten stehen die "langsamer" getakteten Register in einer separaten 
Hierarchie, oder Du benutzt für die Registernamen immer dasselbe Präfix. 
Das ermöglicht Dir dann, bei den Constraints mit Wildcards ("*") zu 
arbeiten.