PCI mit Virtex 5

Oh nein, die Bussi-Tante ist wieder da!

Danke, hab Dich auch lieb.

Wenn Du mir hilfst lass ich das Bussi in Zukunft weg !?

Hat denn schon mal jemand die PCI verwendet?

Bussi
Sandy

PCIe

Sorry, war etwas schlampig beim schreiben

Simulierst du dein Design?

Nein, ich wollte zuerst nur eine Led anmachen wenn etwas vom PC gekommen 
ist.

1

entity PCI_data is

2

    Port ( clk : in  STD_LOGIC;

3

           reset : in  STD_LOGIC;

4

           trn_rsrc_rdy_n : in  STD_LOGIC;

5

        led : out std_logic;

6

           trn_rdst_rdy_n : out  STD_LOGIC;

7

           trn_rd : in  STD_LOGIC_VECTOR (63 downto 0));

8

end PCI_data;

9

10

architecture Behavioral of PCI_data is

11

12

begin

13

14

p_read : process (clk, reset)

15

16

begin

17

18

if reset = '0' then

19

  led <= '0';

20

  trn_rdst_rdy_n <= '1';

21

elsif clk'event and clk = '1' then

22

  if trn_rsrc_rdy_n = '0' then

23

    led <= '1';

24

    trn_rdst_rdy_n <= '0';

25

  end if;

26

27

end if;

28

29

end process;

30

31

end Behavioral;

Leider kann ich kein Programming File erstellen.

Inzwischen habe ich einen Microblaze mit PCI ausgestattet und den in den 
FPGA gesteckt. Mit dem Microblaze habe ich schon gearbeitet aber noch 
nicht mit PCI deshalb kenne ich mich nicht mit den Befehlen vom PCI aus.

Lieber wäre mir allerdings ich erspare mir den Microblaze.

Bussi
Sandy

Mensch Meier.

>PCI

>>PCIe
>>Sorry, war etwas schlampig beim schreiben

Immer noch nicht geschnallt.


Du musst dein Design simulieren, sonst wird das nie was.

Eine Test Bench für PCI stelle ich mir etwas aufwändig vor.
Das Timing für die serielle Übertragung !?

Mein Hauptproblem ist der o.a. Fehler. Die Files wurden direkt mit der 
ISE erstellt und haben Fehler.

Hast recht, ich versuch eine Testbench für das Design zu basteln.

Bussi
Sandy

PCIe!

Im LogiCORE Endpoint Block Dokument von Xilinx steht das so drinnen. Bei 
trn_rd ... kommen die Daten raus (laut timing diagram).

Der Fehler:
ERROR:LIT:550 - CLKIN of GTP_DUAL symbol
   "U1/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" (output
   signal=U1/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_refclk_out) is
not
   driven by a BUFG, BUFR, IBUFDS, IBUFGDS or GT.
Errors found during logical drc.

ist ärgerlich. Damit kann ich das Design nicht einmal ausprobieren. Wäre 
schon glücklich wenn zumindest die LED angeht. Dann sehe ich, dass ich 
am richtigen Weg bin.

Test Bench von der ISE erstellt wirft viele Errors aus. Tolles Programm 
(oder bin ich nicht kompatibel).

Den Fehler hab ich verstanden. Die Lösung ist das Problem :)

Der Code steht weiter oben. Ich habe einen PCIe Core von Xilinx und 
meine Entity in einem eigenen Design. Die LED soll nur angehen wenn 
etwas vom PC empfangen wurde. (ein erster Versuch).

Das mit dem wegoptimieren klingt logisch. Danke für den Tip!